¿Por qué el Intel® FPGA P-Tile Avalon® Streaming IP para PCI Express* informa sobre la mejora de la configuración cuando se habilita el kit de herramientas de depuración en la configuración de 3a Generación?

Debido a un problema en el Intel® FPGA P-Tile Avalon® streaming IP para la configuración de PCI Express* Gen3, se verá la configuración con las opciones de configuración emergente al habilitar el kit de herramientas de depuración y configurar la PI para los modos de 3a Generación.

Estas oportunidades de temporalidad pueden ser una consanción de seguridad.

Para solucionar este problema, incluya las siguientes restricciones de set_false_path para eliminar la restricción de tiempo en su proyecto:

Para la generación 3/4 x 16:

set_false_path de *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* a *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

set_false_path *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* a *|toolkit_inst|toolkit_readdata*

Para la generación 3/4 x 8:

set_false_path de *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* a *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

set_false_path *de *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* a *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

set_false_path *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* a *|toolkit_inst|toolkit_readdata*

set_false_path *de *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* a *|toolkit_inst|toolkit_readdata*

Para la generación 3/4x4:

set_false_path de *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* a *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

set_false_path *de *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* a *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

set_false_path *de *|rx_deskew|u_wrpcie_deskew_0_5_port2|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* a *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

set_false_path de *|rx_deskew|u_wrpcie_deskew_0_5_port3|u_wrpcie_deskew|dpchannels[4] .tx_aib_deskew_datapipe|o_aib_data_deskewed* a *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

set_false_path *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* a *|toolkit_inst|toolkit_readdata*

set_false_path *de *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* a *|toolkit_inst|toolkit_readdata*

set_false_path de *|rx_deskew|u_wrpcie_deskew_0_5_port2|u_wrpcie_deskew|dpchannels[4] .tx_aib_deskew_datapipe|o_aib_data_deskewed* a *|toolkit_inst|toolkit_readdata*

set_false_path *de *|rx_deskew|u_wrpcie_deskew_0_5_port3|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* a *|toolkit_inst|toolkit_readdata*