ID del artículo: 000074946 Tipo de contenido: Resolución de problemas Última revisión: 14/02/2023

¿Por qué hay una utilización de recursos FPGA mayor de la esperada al crear instancias de la RAM: Intel® FPGA IP de 2 puertos con el parámetro de modo de reloj doble TDP emulado habilitado?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • RAM 2-PUERTO FPGA IP Intel®
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Cuando se crea una instancia de una RAM: Intel® FPGA IP de 2 puertos con el parámetro de modo de reloj doble TDP emulado habilitado en el software Intel® Quartus® Prime, es posible que vea una utilización de recursos FPGA mayor de la esperada al dirigirse a Intel® Stratix® 10 dispositivos. Esto es causado por la implementación adicional de FIFOs por la RAM: Intel® FPGA IP de 2 puertos.

    Resolución

    Para solucionar este problema, realice los pasos siguientes:

    1. Navegue por la jerarquía y encuentre la instancia fifo_wrapper_in.
    2. Pase por la jerarquía hasta que se encontrará con la instancia de dcfifo_component .
    3. Reduzca el valor de los parámetros LPM_NUMWORDS y LPM_WIDTHU. El valor asignado a LPM_NUMWORDS debe cumplir con la siguiente ecuación: 2^LPM_WIDTHU. Asegúrese de que la profundidad de FIFO sea adecuada para admitir la velocidad de datos de su diseño.

    Por ejemplo:

    dcfifo_component.lpm_numlusión = 16

    dcfifo_component.lpm_widthu = 4

    1. Repita los pasos del 1 al 3 para la instancia de fifo_wrapper_out.

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Stratix® 10

    El contenido de esta página es una combinación de la traducción humana y automática del contenido original en inglés. Este contenido se ofrece únicamente para su comodidad como información general y no debe considerarse completa o precisa. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.