ID del artículo: 000074939 Tipo de contenido: Resolución de problemas Última revisión: 24/01/2023

¿Puedo conectar el pin DEV_CLRn y el pin DEV_OE al VCONNECT o dejar estos pines desconectados en Intel® MAX® 10 dispositivos?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Desde la versión 2019.02.20. de Intel® MAX® 10 FPGA Device Family Pin Guidelines, las descripciones del pin DEV_CLRn y el pin DEV_OE se han cambiado de la siguiente manera:

    • DEV_CLRn: Intel recomienda que ate el DEV_CLRn pin a GND cuando la opción Habilitar reinicio en todo el dispositivo (DEV_CLRn) esté desactivada y no se utilice como pin de E/S.
    • DEV_OE: Intel recomienda que ate el DEV_OE pin a GND cuando la opción Habilitar habilitación de salida en todo el dispositivo (DEV_OE) esté desactivada y no se utilice como pin de E/S.

    Estos cambios se han realizado para simplificar las pautas de conexión de pines para el pin DEV_CLRn y el pin DEV_OE para evitar la confusión.

    Pero también puede atar el pin DEV_CLRn y DEV_OE pin a VACTIV o dejar estos pines desconectados siempre que la opción Habilitar reinicio en todo el dispositivo (DEV_CLRn) la opción Habilitar salida para todo el dispositivo (DEV_OE) esté deshabilitada y no se utilice como pines de E/S del usuario.  Cuando deje el pin DEV_CLRn y el pin DEV_OE no conectados, se recomienda configurar estos pines para introducir el triple estado con una extracción débil.

     

    Resolución

    Consulte el documento, Intel® MAX® pautas para la conexión de pin de la familia de dispositivos 10 FPGA.

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    Este artículo se aplica a 1 productos

    FPGA Intel® MAX® 10

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