ID del artículo: 000074445 Tipo de contenido: Mensajes de error Última revisión: 11/02/2023

Error (15065): inclk de puerto de entrada de reloj[0] de PLL <pll instance="" name=""> debe ser impulsado por un pin de entrada no invertido u otro PLL, opcionalmente a través de un bloque de control de reloj</pll>

Entorno

  • Intel® Quartus® Prime Lite Edition
  • Intel® Quartus® Prime Standard Edition
  • Internal Oscillator Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Este error puede verse en Intel® Quartus® software Prime Standard Edition cuando la entrada de reloj de referencia de un ciclo bloqueado por fase (PLL) está conectada a la salida de la PI del oscilador interno en Intel MAX® 10 dispositivos.

    Resolución

    Para evitar este error, no debe alimentar la entrada de reloj de referencia de un ciclo bloqueado por fase (PLL) con el resultado de la PI del oscilador interno .

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    Este artículo se aplica a 1 productos

    FPGA Intel® MAX® 10

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    1

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