Sí, al crear una instancia del Intel® FPGA IP de detección avanzada de SEU para Intel® Stratix® 10 FPGA, puede utilizar el parámetro de profundidad FIFO de alteración de evento único (SEU) para modificar el tamaño del FIFO interno.
El valor de este parámetro surte efecto en los dos modos de implementación compatibles con la PI: Procesamiento de sensibilidad de búsqueda en chip y procesamiento de sensibilidad de búsqueda fuera de chip. Información sobre esto se agregó en la Guía del usuario para la mitigación de Intel® Stratix® 10 SEU a partir de la versión 19.3.