ID del artículo: 000074262 Tipo de contenido: Resolución de problemas Última revisión: 01/02/2023

Verá este error en Stratix® dispositivos V y Arria® V cuando se conecta un reloj de salida fPLL configurado incorrectamente a un modo PLL externo configurado por la PI nativa del transceptor PHY.

Entorno

  • Intel® Quartus® Prime Standard Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Verá este error en Stratix® dispositivos V y Arria® V cuando se conecta un reloj de salida fPLL configurado incorrectamente a un modo PLL externo configurado por la PI nativa del transceptor PHY.

    Mensaje de error:

    Error: el parámetro divisor de reloj "data_rate" se establece en un valor ilegal de 'xxxx.x Mbps' en el nodo 'native_phy_top:inst|altera_xcvr_native_sv:native_phy_top_inst|sv_xcvr_native:gen_native_inst.xcvr_native_insts[0].gen_bonded_group_native.xcvr_native_inst|sv_pma:inst_sv_pma|sv_tx_pma:tx_pma.sv_tx_tx_inst|sv_tx_pma_ch: tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb'. Información: "xxx.x Mbps" es un valor legal

     

     

    Resolución

    El fPLL debe configurarse para la mitad de la frecuencia de la velocidad de datos de PHY nativo para un funcionamiento correcto.

    Productos relacionados

    Este artículo se aplica a 2 productos

    FPGA Arria® V GX
    FPGA Stratix® V GX

    Descargo de responsabilidad

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