ID del artículo: 000073951 Tipo de contenido: Resolución de problemas Última revisión: 21/03/2022

¿Por qué la frecuencia de reloj del Cyclone® V HPS EMAC emac*_tx_clk exportó a la estructura FPGA que se muestra como 100 Mhz en el análisis de sincronización?

Entorno

  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en el software Intel® Quartus® Prime Starndard Edition versión 20.1 y anteriores, puede encontrar que la frecuencia del reloj GMII es de 100 Mhz cuando habilita HPS EMAC y la enruta a FPGA en Cyclone® V SoC.

    Resolución

    Para solucionar este problema en Cyclone® V SoC HPS, debe corregir el período de _tx_clk emac* de 10ns a 8ns en cv_soc_rgmii_5csxfc6_hps_0_fpga_interfaces.sdc.

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    FPGA de SoC y FPGA Cyclone® V

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