Debido a un problema en la® Intel Agilex 7 FPGA Clocking y PLL User Guide (UG-20216) versión 2021.06.21, el mapa de direcciones para los contadores C1-C7 en la tabla 18 es incorrecto.
Por lo tanto, si sigue el mapa de direcciones en la tabla 18, los relojes de salida IOPLL no generarán los relojes correctos según lo previsto.
Para solucionar este problema, siga la configuración de direcciones y el mapeo de contador de C como se muestra en la siguiente tabla.
Reloj de salida |
Contador C |
Recuento alto |
Recuento bajo |
Habilitar omisión |
Odd Divison |
outclock0 |
C1 |
00011111 |
00100010 |
00100000 |
00100001 |
outclock1 |
C2 |
00100011 |
00100110 |
00100100 |
00100101 |
outclock2 |
C3 |
00100111 |
00101010 |
00101000 |
00101001 |
outclock3 |
C4 |
00101011 |
00101110 |
00101100 |
00101101 |
outclock4 |
C5 |
00101111 |
00110010 |
00110000 |
00110001 |
outclock5 |
C6 |
00110011 |
00110110 |
00110100 |
00110101 |
outclock6 |
C7 |
00110111 |
00111010 |
00111000 |
00111001 |
Este problema se corrige a partir de la versión de la guía del usuario de Intel Agilex® 7 FPGA Clocking y PLL versión 2022.11.09.