Advertencia (177007): PLL(s) ubicados en la ubicación <pll location=""> no tiene un reloj PLL para compensar especificado: el ajustador intentará compensar todos los relojes PLL</pll>

Podría ver esta advertencia en el informe del ajustador de diseño del software Quartus® II si un ciclo de bloqueo de fase (PLL) que tiene la opción de reconfiguración habilitada no tiene especificado un reloj compensado.

Para establecer los objetivos de compensación de PLL para los Intel® FPGA IP PLL de PLL para PLS reconfigurables, cree una asignación "Reloj de compensación PLL de coincidencia" en el Editor de asignación Quartus II.
La sintaxis del nodo de reloj PLL debe ser específica para que se guarde en el Editor de asignación.  Filtre *divclk[* en un filtro posterior a la compilación en el buscador de nodos para encontrar el nombre correcto.

Por ejemplo:
clkrst:u_clkrst|adc_pll_ip:u_adc_pll_ip|adc_pll_ip_0002:adc_pll_ip_inst|altera_pll:altera_pll_i|altera_cyclonev_pll:cyclonev_pll|divclk[0]
 
Donde divclk[0] corresponde al contador CO en esta instancia de Intel® FPGA IP PLL.

Esta solución o solución es para los PPL que tienen habilitada la función de reconfiguración.  Consulte la solución relacionada para los PPL sin habilitar la función de reconfiguración.