Centro de asistencia de PI de DisplayPort
El Centro de asistencia de PI de DisplayPort está organizado en etapas estándar del sector, lo que le proporciona diversos recursos para planificar, seleccionar, diseñar, implementar y verificar sus núcleos de IP de DisplayPort. También hay pautas sobre cómo abrir el sistema y depurar los enlaces de DisplayPort. Esta página está organizada en categorías que se alinean con un flujo de diseño del sistema DisplayPort de principio a fin.
Puede encontrar recursos de soporte adicionales para los dispositivos Intel Agilex® 7, Intel® Stratix® 10 , Intel® Arria® 10 Intel® Cyclone® 10 GX haciendo clic en los siguientes enlaces: Archivo de documentación, cursos de capacitación, videos, ejemplos de diseño y base de conocimientos.
1. Selección de dispositivo e IP
¿Qué funciones admite la PI de DisplayPort?
Descripción de característica | |
---|---|
Características básicas de PI de DisplayPort |
Transporte mediante paquete de datos de transmisión secundaria |
Aplicación típica |
|
Compatibilidad con familia de dispositivos |
|
Herramientas de diseño |
|
Nota: La función de protección de contenido digital de ancho de banda alto (HDCP) no se incluye en el software Intel Quartus Prime Pro Edition. Para obtener más información, visite la función HDCP en Media Connectivity Solutions - Intel® FPGAs.
¿Qué Intel® FPGA familia de dispositivos debería usar?
Velocidad de enlace compatible con la familia de dispositivos
La siguiente tabla muestra la información de recursos para dispositivos de Arria V y Cyclone V que utilizan M10K; Intel Arria dispositivos 10, Intel Stratix 10 y Stratix V con M20K.
Los recursos se obtuvieron mediante la siguiente configuración de parámetros:
- Modo = símplex
- Número máximo de carriles = 4 carriles
- Profundidad máxima de color de entrada de video = 8 bits por color (bpc)
- Modo de entrada de píxeles = 1 píxel por reloj
Familia de dispositivos | Símbolo dual (modo de 20 bits) |
Símbolo cuádruple (modo de 40 bits) |
Grado de velocidad del tejido FPGA |
---|---|---|---|
Intel Agilex® 7 (F-tile) |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3, UHBR10 |
1, 2, 3* |
Intel Stratix 10 (H-tile) |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3, UHBR10, UHBR20 (solo asistencia preliminar) |
1, 2, 3* |
Intel Stratix 10 (L-tile) |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3 |
1, 2, 3* |
Intel Arria 10 |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3 |
1, 2 |
® Intel Cyclone 10 GX |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3 |
5, 6 |
Stratix® V |
RBR, HBR, HBR2 |
RBR, HBR, HBR2 |
1, 2, 3 |
® Arria V GX/GT/GS |
RBR, HBR |
RBR, HBR, HBR2 |
3, 4, 5 |
Arria® V GZ |
RBR, HBR, HBR2 |
RBR, HBR, HBR2 |
Cualquier grado de velocidad admitido |
Cyclone® V |
RBR, HBR |
RBR, HBR |
Cualquier grado de velocidad admitido |
Nota: Soporte condicional para Intel Agilex 7, Intel Arria 10 y Intel Stratix 10 FPGA Grado de velocidad del tejido 3. Comuníquese con su representante de ventas para obtener más información.
¿Qué es la utilización de recursos FPGA DisplayPort Intel FPGA IP Core?
Desempeño y utilización de recursos
Los datos de utilización de recursos indican el desempeño esperado típico para el Intel FPGA IP DisplayPort.
En el cuadro que figura a continuación se enumeran los recursos y el rendimiento previsto para determinadas variaciones. Los resultados se obtuvieron utilizando el software Intel Quartus Prime Pro Edition versión 20.2 para los siguientes dispositivos:
- Intel Agilex® F-tile (AGIB027R31B1E2VR0)
- Intel Stratix 10 (1SG280HU1F50E2VGS1)
- Intel Arria 10 (10AX115S2F45I1SG)
- Intel Cyclone 10 GX (10CX220YF780E5G)
Utilización de recursos Intel FPGA IP DisplayPort 1.4
La siguiente tabla muestra la información de recursos para dispositivos Intel Agilex 7, Intel Arria 10, Intel Cyclone 10 GX y Intel Stratix 10 que usan M20K. Los recursos se obtuvieron mediante la siguiente configuración de parámetros:
- Modo = símplex
- Número máximo de carriles = 4 carriles
- Profundidad máxima de color de entrada de video = 8 bits por color (bpc)
- Modo de entrada de píxeles = 1 píxel por reloj, 4 píxeles por reloj para Intel Agilex 7
Dispositivo |
Arroyos |
Dirección |
Símbolo por Reloj |
Limosna |
Registros lógicos Primaria |
Registros lógicos Secundaria |
Bits de memoria |
Memoria M10K o M20K |
---|---|---|---|---|---|---|---|---|
Intel Agilex® 7 |
SST |
RX |
Cuádruple |
7040 |
11781 |
- |
18368 |
18 |
SST |
TX |
Cuádruple |
7600 |
10149 |
- |
26576 |
29 |
|
Intel® Stratix® 10 |
SST (flujo único) |
RX |
Doble |
5,200 |
7,700 |
640 |
16,256 |
11 |
SST (flujo único) |
RX |
Cuádruple |
7,100 |
9,500 |
880 |
18,816 |
14 |
|
SST (flujo único) |
TX |
Doble |
5,100 |
7,100 |
420 |
12,176 |
15 |
|
SST (flujo único) |
TX |
Cuádruple |
7,100 |
9,200 |
550 |
22,688 |
29 |
|
Intel® Arria® 10 |
SST (flujo único) |
RX |
Doble |
4,200 |
6,900 |
1,200 |
16,256 |
11 |
SST (flujo único) |
RX |
Cuádruple |
6,000 |
8,800 |
1,600 |
18,816 |
14 |
|
SST (flujo único) |
TX |
Doble |
4,700 |
6,300 |
1,000 |
6,728 |
6 |
|
SST (flujo único) |
TX |
Cuádruple |
6,700 |
8,400 |
1,200 |
16,520 |
13 |
|
MST |
RX |
Cuádruple |
20,100 |
24,400 |
4,500 |
58,368 |
32 |
|
(4 transmisiones) |
TX |
Cuádruple |
26,400 |
29,000 |
4,300 |
21,728 |
34 |
|
Intel® Cyclone® 10 GX |
SST (flujo único) |
RX |
Doble |
4,200 |
7,000 |
1,200 |
16,256 |
11 |
SST (flujo único) |
RX |
Cuádruple |
6,000 |
8,800 |
1,600 |
18,816 |
14 |
|
SST (flujo único) |
TX |
Doble |
4,600 |
6,200 |
1,000 |
10,568 |
8 |
|
SST (flujo único) |
TX |
Cuádruple |
6,800 |
8,400 |
1,200 |
17,096 |
13 |
|
MST |
RX |
Doble |
22,000 |
24,400 |
4,400 |
58,368 |
32 |
|
(4 transmisiones) |
TX |
Cuádruple |
26,500 |
29,000 |
4,400 |
36,576 |
32 |
Utilización de recursos Intel FPGA IP DisplayPort 2.0
La siguiente tabla muestra la información de recursos para dispositivos Intel Stratix 10 que utilizan el M20K. El recuento de recursos para DP2.0 incluye también el recuento de recursos para DP1.4. Los recursos se obtuvieron mediante la siguiente configuración de parámetros:
- Modo = símplex
- Número máximo de carriles = 4 carriles
- Profundidad máxima de color de entrada de video = 8 bits por color (bpc)
- Modo de entrada de píxeles = 4 píxeles por reloj
Dispositivo |
Arroyos |
Dirección |
Símbolo por Reloj |
Limosna |
Registros lógicos Primaria |
Registros lógicos Secundaria |
Memoria Bits |
Memoria M10K o M20K |
---|---|---|---|---|---|---|---|---|
Intel® Stratix® 10 |
MST (1 flujo) |
RX |
- |
21,500 |
38,000 |
- |
244,352 |
74 |
MST (1 flujo) |
TX |
- |
32,500 |
43,000 |
- |
265,232 |
154 |
|
MST (4 transmisiones) |
RX |
- |
48,000 |
70,751 |
- |
357,632 |
164 |
|
MST (4 transmisiones) |
TX |
- |
104,000 |
125,478 |
- |
535,808 |
572 |
Utilización de recursos HDCP
La tabla enumera los datos de recursos HDCP para DisplayPort Intel FPGA IP con configuraciones de SST (transmisión única) y en la configuración de carril máximo 4 para dispositivos Intel Arria 10 y Intel Stratix 10.
Dispositivo |
HDCP IP |
Compatibilidad con la gestión de claves HDCP |
Símbolos por reloj |
Limosna |
ALUTs combinatorias |
Registros lógicos |
Memoria M20K |
DSP |
---|---|---|---|---|---|---|---|---|
Intel® Stratix® 10 |
HDCP 2.3 TX |
0 |
Doble |
7,723 |
11,555 |
13,685 |
10 |
3 |
HDCP 2.3 TX |
0 |
Cuádruple |
10,767 |
17,154 |
17,842 |
10 |
3 |
|
HDCP 2.3 TX |
1 |
Doble |
8,232 |
12,376 |
14,123 |
12 |
3 |
|
HDCP 2.3 TX |
1 |
Cuádruple |
11,082 |
17,741 |
18,125 |
12 |
3 |
|
HDCP 2.3 RX |
0 |
Doble |
8,431 |
12,626 |
14,647 |
11 |
3 |
|
HDCP 2.3 RX |
0 |
Cuádruple |
11,304 |
18,071 |
18,586 |
11 |
3 |
|
HDCP 2.3 RX |
1 |
Doble |
8,796 |
13,174 |
14,707 |
13 |
3 |
|
HDCP 2.3 RX |
1 |
Cuádruple |
11,690 |
18,658 |
18,847 |
13 |
3 |
|
HDCP 1.3 TX |
0 |
Doble |
3,154 |
4,108 |
5,181 |
2 |
0 |
|
HDCP 1.3 TX |
0 |
Cuádruple |
4,794 |
6,194 |
7,640 |
2 |
0 |
|
HDCP 1.3 TX |
1 |
Doble |
3,614 |
4,894 |
5,916 |
4 |
0 |
|
HDCP 1.3 TX |
1 |
Cuádruple |
5,169 |
6,979 |
6,791 |
4 |
0 |
|
HDCP 1.3 RX |
0 |
Doble |
2,602 |
3,355 |
4,245 |
3 |
0 |
|
HDCP 1.3 RX |
0 |
Cuádruple |
4,229 |
5,428 |
6,452 |
3 |
0 |
|
HDCP 1.3 RX |
1 |
Doble |
3,045 |
4,022 |
4,904 |
5 |
0 |
|
HDCP 1.3 RX |
1 |
Cuádruple |
4,656 |
6,173 |
5,773 |
5 |
0 |
|
Intel® Arria® 10 |
HDCP 2.3 TX |
0 |
Doble |
6,752 |
10,724 |
13,138 |
10 |
3 |
HDCP 2.3 TX |
0 |
Cuádruple |
9,934 |
16,760 |
16,716 |
10 |
3 |
|
HDCP 2.3 TX |
1 |
Doble |
7,165 |
11,350 |
13,615 |
12 |
3 |
|
HDCP 2.3 TX |
1 |
Cuádruple |
10,374 |
17,364 |
17,561 |
12 |
3 |
|
HDCP 2.3 RX |
0 |
Doble |
7,395 |
11,721 |
13,775 |
11 |
3 |
|
HDCP 2.3 RX |
0 |
Cuádruple |
10,547 |
17,674 |
17,335 |
11 |
3 |
|
HDCP 2.3 RX |
1 |
Doble |
7,785 |
12,420 |
14,213 |
13 |
3 |
|
HDCP 2.3 RX |
1 |
Cuádruple |
10,972 |
18,424 |
18,167 |
13 |
3 |
|
HDCP 1.3 TX |
0 |
Doble |
2,505 |
3,826 |
5,336 |
2 |
0 |
|
HDCP 1.3 TX |
0 |
Cuádruple |
3,724 |
5,648 |
5,882 |
2 |
0 |
|
HDCP 1.3 TX |
1 |
Doble |
2,849 |
4,429 |
5,846 |
4 |
0 |
|
HDCP 1.3 TX |
1 |
Cuádruple |
4,142 |
6,335 |
6,635 |
4 |
0 |
|
HDCP 1.3 RX |
0 |
Doble |
1,995 |
2,879 |
4,248 |
3 |
0 |
|
HDCP 1.3 RX |
0 |
Cuádruple |
3,270 |
4,810 |
4,851 |
3 |
0 |
|
HDCP 1.3 RX |
1 |
Doble |
2,382 |
3,549 |
4,821 |
5 |
0 |
|
HDCP 1.3 RX |
1 |
Cuádruple |
3,677 |
5,472 |
5,604 |
5 |
0 |
2. Flujo de diseño e integración de IP
¿Cuál es la información y la documentación relacionada con DisplayPort disponible?
Intel® Agilex™® 7 (F-tile), Intel® Stratix® 10 (H-tile y L-tile), Intel® Arria® 10, Intel® Cyclone® 10 GX, Arria V GX/GT/GS, Arria V GZ, Cyclone V, Stratix V
¿Cómo genero el núcleo de PI de DisplayPort?
Los pasos para generar DisplayPort IP Core en el software Intel Quartus Prime se pueden encontrar en el capítulo de Especificación de parámetros y opciones de PI.
¿Qué admite el ejemplo de diseño de DisplayPort generado en Intel Quartus?
Los ejemplos de diseño del núcleo de Intel FPGA IP DisplayPort demuestran un bucle invertido paralelo de la instancia de DisplayPort RX a la instancia de DisplayPort TX con o sin un módulo de recuperación de reloj de píxeles (PCR). La siguiente tabla ilustra las opciones de ejemplos de diseño disponibles para los dispositivos Intel Agilex 7, Intel Stratix 10, Intel Arria 10 y Intel Cyclone 10 GX.
Designación | deejemplo de diseño | deldispositivo | Tasa de datos Tipo debucle invertido | delmodo de canal | de velocidad dedatos |
---|---|---|---|---|---|
Intel Agilex 7 |
Bucle invertido paralelo DisplayPort SST sin PCR | DisplayPort SST |
RBR, HBR, HBR2, HBR3, UHBR10 |
Simplex |
Paralelo sin PCR |
Bucle invertido paralelo DisplayPort SST con interfaz de video AXIS | DisplayPort SST | RBR, HBR, HRB2, HBR3, UHBR10 | Simplex | Paralelo con la interfaz de video AXIS | |
Intel Stratix 10 |
Bucle invertido paralelo DisplayPort SST con PCR (con y sin HDCP) | DisplayPort SST |
HBR3, HBR2, HBR y RBR | Simplex |
Paralelamente con PCR |
Bucle invertido paralelo DisplayPort SST sin PCR | DisplayPort SST |
UHBR10 (Stratix 10 H-tile), HBR3, HBR2, HBR y RBR | Simplex |
Paralelo sin PCR |
|
DisplayPort SST TX único | DisplayPort SST | HBR3, HBR2, HBR, RBR | Simplex | - | |
DisplayPort SST solo para RX | DisplayPort SST | HBR3,HBR2, HBR,RBR | Simplex | - | |
Intel Arria 10 |
Bucle invertido paralelo DisplayPort SST con PCR (con y sin HDCP) | DisplayPort SST |
HBR3, HBR2, HBR y RBR | Simplex |
Paralelamente con PCR |
Bucle invertido paralelo DisplayPort SST sin PCR | DisplayPort SST |
HBR3, HBR2, HBR y RBR | Simplex |
Paralelo sin PCR |
|
Bucle invertido paralelo DisplayPort MST con PCR | DisplayPort MST |
HBR3, HBR2, HBR y RBR | Simplex |
Paralelamente con PCR |
|
Bucle invertido paralelo DisplayPort MST sin PCR | DisplayPort MST |
HBR3, HBR2, HBR y RBR | Simplex |
Paralelo sin PCR |
|
DisplayPort SST TX único |
DisplayPort SST |
HBR3, HBR2, HBR y RBR | Simplex |
- |
|
DisplayPort SST solo para RX |
DisplayPort SST |
HBR3, HBR2, HBR y RBR | Simplex |
- |
|
Intel Cyclone 10 GX |
Bucle invertido paralelo DisplayPort SST con PCR | DisplayPort SST |
HBR3, HBR2, HBR y RBR | Simplex |
Paralelamente con PCR |
Bucle invertido paralelo DisplayPort SST con PCR | DisplayPort SST |
HBR3, HBR2, HBR y RBR | Simplex |
Paralelo sin PCR |
|
Bucle invertido paralelo DisplayPort MST con PCR | DisplayPort MST |
HBR3, HBR2, HBR y RBR | Simplex |
Paralelamente con PCR |
|
Bucle invertido paralelo DisplayPort MST sin PCR | DisplayPort MST |
HBR3, HBR2, HBR y RBR | Simplex |
Paralelo sin PCR |
|
DisplayPort SST TX único | DisplayPort SST | HBR3, HBR2, HBR, RBR | Simplex | - | |
DisplayPort SST solo para RX | DisplayPort SST | HBR3, HBR2, HBR, RBR | Simplex | - |
¿Cómo puedo generar el ejemplo de diseño de Intel Quartus DisplayPort?
Para dispositivos Intel Agilex® 7, Intel Stratix, Intel Arria 10 y Intel Cyclone 10 GX, utilice el editor de parámetros DisplayPort Intel FPGA del software Intel Quartus Prime Pro Edition para generar el ejemplo de diseño.
- Haga clic en Catálogo de > IP de herramientas y seleccione Familia de dispositivos de destino.
- En el Catálogo de IP, busque y haga doble clic en DisplayPort Intel FPGA IP. Aparecerá la ventana Nueva variación de IP.
- Especifique un nombre de nivel superior para la variación de IP personalizada. El editor de parámetros guarda la configuración de variación IP en un archivo denominado ip.
- Puede seleccionar un dispositivo FPGA específico en el campo Dispositivo o mantener la selección predeterminada de dispositivo de software Intel Quartus Prime.
- Haga clic en Aceptar. Aparecerá el editor de parámetros.
- Configure los parámetros deseados para TX y RX.
- En la pestaña Ejemplo de diseño, seleccione el ejemplo de diseño que se ajuste a sus criterios.
- Seleccione Simulación para generar el banco de pruebas y seleccione Síntesis para generar el ejemplo de diseño de hardware. Debe seleccionar al menos una de estas opciones para generar los archivos de ejemplo de diseño. Si selecciona ambos, el tiempo de generación es más largo.
- Para Target Development Kit, seleccione el kit de desarrollo de Intel FPGA disponible. Si selecciona el kit de desarrollo, el dispositivo de destino (seleccionado en el paso 4) cambia para que coincida con el dispositivo del kit de desarrollo.
- Haga clic en Generar diseño de ejemplo.
Del mismo modo, los enlaces a continuación proporcionan instrucciones paso a paso para generar
Ejemplo de diseño de DisplayPort del software Intel Quartus Prime:
- Guía del usuario de ejemplos de diseño de DisplayPort Intel Agilex® 7 F-Tile FPGA IP
- Guía del usuario de ejemplos de diseño de IP de FPGA de DisplayPort Intel® Stratix® 10
- Guía del usuario de ejemplos de diseño de IP de FPGA de Intel® Arria 10 de DisplayPort
- Guía del usuario de ejemplos de diseño de IP FPGA de Intel® Cyclone 10 GX de DisplayPort
¿Cómo compilo y pruebo mi diseño?
Para los dispositivos de las series Intel Agilex 7 y 10, los pasos para compilar y probar su diseño de DisplayPort se pueden encontrar en el siguiente diseño de DisplayPort
Compilando y probando el diseño:
- Guía del usuario de ejemplos de diseño de DisplayPort Intel Agilex® 7 F-Tile FPGA IP
- Guía del usuario de ejemplos de diseño de IP de FPGA de DisplayPort Intel® Stratix® 10
- Guía del usuario de ejemplos de diseño de IP de FPGA de Intel® Arria 10 de DisplayPort
- Guía del usuario de ejemplos de diseño de IP FPGA de Intel® Cyclone 10 GX de DisplayPort
¿Cómo puedo realizar una simulación funcional de DisplayPort?
Para los dispositivos Intel Agilex 7, Intel Stratix, Intel Arria 10 y Intel Cyclone 10 GX, a continuación se indican los pasos para generar una simulación funcional de DisplayPort:
Habilite la opción de simulación en el Editor de parámetros de DisplayPort y genere un ejemplo de diseño de DisplayPort.
Diseño simulador:
- Guía del usuario de ejemplos de diseño de DisplayPort Intel Agilex® 7 F-Tile FPGA IP
- Guía del usuario de ejemplos de diseño de IP de FPGA de DisplayPort Intel® Stratix® 10
- Guía del usuario de ejemplos de diseño de IP de FPGA de Intel® Arria 10 de DisplayPort
- Guía del usuario de ejemplos de diseño de IP FPGA de Intel® Cyclone 10 GX de DisplayPort
Banco de pruebas de simulación:
- Guía del usuario de ejemplos de diseño de DisplayPort Intel Agilex® 7 F-Tile FPGA IP
- Guía del usuario de ejemplos de diseño de IP de FPGA de DisplayPort Intel® Stratix® 10
- Guía del usuario de ejemplos de diseño de IP de FPGA de Intel® Arria 10 de DisplayPort
- Guía del usuario de ejemplos de diseño de IP FPGA de Intel® Cyclone 10 GX de DisplayPort
¿Dónde puedo encontrar información sobre Clock Recovery Core?
El ejemplo de diseño de Intel Agilex 7, Intel Stratix, Intel Arria 10 y Intel Cyclone 10 GX DisplayPort utiliza Pixel Clock Recovery IP.
Información del núcleo de recuperación de reloj:
¿Dónde puedo encontrar información sobre el flujo de entrenamiento de DisplayPort Link?
Antes de que el dispositivo de origen pueda enviar datos de vídeo al dispositivo sumidero, se debe completar un proceso de formación de enlaces entre el receptor de origen.
Flujo de entrenamiento de DisplayPort Link:
¿Dónde puedo encontrar información sobre la referencia de la API de DisplayPort y la información de DPCD?
Los siguientes recursos proporcionarán instrucciones para la referencia de la interfaz de programación de aplicaciones (API) de DisplayPort y DPCD:
3. Diseño de la placa y administración de energía
Directrices para la conexión de pines
Intel Agilex 7 dispositivos
Intel Stratix 10 dispositivos
Intel Arria 10 dispositivos
Dispositivos Intel Cyclone 10 GX
Revisión de diagramas
Intel Agilex 7 dispositivos
Intel Stratix 10 dispositivos
- Intel Stratix hoja de trabajo de revisión de esquemas de GX, MX y SX
- Esquemas y guías de usuario del kit de desarrollo FPGA Intel Stratix 10 GX
- Guías de usuario y esquemas del kit de desarrollo de SoC Intel Stratix 10 SX
Intel Arria 10 dispositivos
- Hoja de trabajo de revisión de esquemas de Intel Arria 10 GX, GT y SX
- Esquemas y guías de usuario del kit de desarrollo FPGA Intel Arria 10 GX
- Esquemas y guías de usuario del kit de desarrollo de SoC Intel Arria 10
Dispositivos Intel Cyclone GX 10
- Hoja de trabajo de revisión de esquemas de Intel Cyclone 10 GX
- Esquemas y guías de usuario del kit de desarrollo FPGA Intel Cyclone 10 GX
Pautas de diseño de placa
- AN 958: soluciones de pautas de diseño de placas
- Prueba de diseño de la placa
- AN 114: Directrices de diseño de placas para paquetes de dispositivos programables de Intel®
- AN 766: Intel Stratix 10 dispositivos, guía de diseño de diseño de interfaz de señal de alta velocidad
- AN 613: Consideraciones de diseño de apilamiento de PCB para Intel FPGAs
- AN745: Guía de diseño para Intel FPGA interfaz DisplayPort
- Esquemas de la tarjeta secundaria FMC DisplayPort Revisión 8
- Tarjeta secundaria FMC DisplayPort Revisión 11 Esquemas
- Esquemas de la tarjeta secundaria HSMC DisplayPort 1.2
Descargo de responsabilidad: NO se recomienda la implementación del diseño de la placa DisplayPort TX integrada del kit de desarrollo Intel Arria 10 y Intel Stratix 10, ya que no permite la unión de PMA + PCS. Se recomienda a los usuarios que consulten la implementación del diseño de Bitec.
Administración de energía
- Estimador de energía inicial (EPE) y analizador de energía
- AN 750: Uso de la herramienta PDN Intel FPGA para optimizar su diseño de red de suministro de energía
- Guía del usuario de la herramienta Power Deliver Network (PDN) específica del dispositivo 2.0
- Guía del usuario de Early Power Estimator for Intel® Cyclone® 10 GX FPGAs
- Guía del usuario Early Power Estimator for Intel® Arria® 10 FPGAs
- AN 711: características de reducción de energía en Intel® Arria® 10 dispositivos
- AN 721: Creación de un árbol de energía FPGA
- AN 692: Consideraciones de secuenciación de energía para dispositivos Intel® Cyclone® 10 GX, Intel® Arria® 10, Intel® Stratix® 10 y Intel Agilex® 7
- Guía del usuario del estimador de potencia inicial para Intel® Stratix® 10 FPGAs
- Guía del usuario de administración de energía Intel® Stratix® 10
- Guía del usuario de administración de energía de Intel® Agilex® 7
- AN 910: Directrices de diseño de redes de distribución de energía Intel Agilex® 7
- Guía del usuario de Intel® Quartus® Prime Pro Edition Análisis y optimización de energía
- Intel® FPGA Power and Thermal Calculator Guía del usuario
Administración de energía térmica
Intel Stratix 10 dispositivos
- AN 787: Intel® Stratix® 10 Modelado térmico y gestión con el estimador de energía inicial
- AN 943: Modelado térmico para Intel Stratix 10 FPGAs con el Intel FPGA Power and Thermal Calculator
- AN 944: Modelado térmico para Intel Agilex® 7 FPGAs con el Intel® FPGA Power and Thermal Calculator
Secuenciación de energía
Intel Stratix dispositivos 10, Intel Cyclone 10 GX y Intel Arria 10
Mi diseño requiere la tarjeta secundaria Bitec FMC. ¿Cómo los selecciono?
La siguiente tabla proporciona una guía rápida para seleccionar la revisión de la tarjeta secundaria FMC de Bitec.
Revisión de la tarjeta secundaria de Bitec FMC |
Velocidad de datos admitida |
---|---|
Revisión 8 |
RBR (1,62 Gbps), HBR (2,7 Gbps), HBR2 (5,4 Gbps), HBR3 (8,1 Gbps), UHBR10 (10 Gbps) |
Revisión 11 |
RBR (1,62 Gbps), HBR (2,7 Gbps), HBR2 (2,7 Gbps), HBR3 (8,1 Gbps) |
¿Algún requisito para utilizar un canal de transceptor de carril único o doble con tarjeta dependiente Bitec FMC para dispositivos de la serie 10?
Sí. Para el diseño de DisplayPort que utiliza/menciona en una versión anterior de la tarjeta secundaria Bitec FMC (revisión 9 y anteriores), se debe seguir la asignación de pines en el siguiente enlace en TX y RX debido a la inversión de carril y la inversión de polaridad en el canal.
Dispositivo |
Número de pieza del dispositivo |
Enlace a la guía para la asignación de pines |
---|---|---|
Dispositivo Intel Stratix 10 |
1SG280HU1F50E2VGS1 |
Guía del usuario de ejemplos de diseño Intel Stratix 10 FPGA |
Dispositivo Intel Arria 10 |
10AX115S2F45I1SG |
Guía de usuario de ejemplos de diseño de Intel Arria 10 FPGA |
Dispositivo Intel Cyclone 10 GX |
10CX220YF780E5G |
Guía del usuario de ejemplos de diseño FPGA Intel Cyclone 10 GX |
¿Cómo puedo crear un diseño solo para DisplayPort TX o solo para RX?
Puede encontrar una guía general para crear un diseño solo para DisplayPort TX o solo RX en la Guía del usuario de ejemplos de diseño de IP de FPGA de DisplayPort Intel® Arria 10. Como alternativa, se puede consultar una explicación más detallada específica del diseño solo para DisplayPort TX en la Guía del usuario del diseño AN 883: Intel Arria 10 solo para DisplayPort TX.
4. Ejemplos de diseño
Intel Arria 10 dispositivos
- AN 793: Intel Arria 10 DisplayPort 4Kp60 con diseño de referencia de retransmisión para la canalización del procesamiento de imágenes y video
- Guía del usuario de diseño exclusivo para Intel Arria 10 DisplayPort TX
- Intel Arria 10 Ejemplo de diseño de DisplayPort utilizando un conector integrado (solo TX)
- Guía del usuario de ejemplo de diseño de escalador y mezclador UHD de DisplayPort
- AN 900: Diseño exclusivo para RX de Intel® Arria 10 DisplayPort 8K.
- AN 889: ejemplo de diseño de conversión de formato de video DisplayPort 8K
5. Depuración
¿Cómo se depura mi diseño de DisplayPort?
Supervise el estado de finalización de la capacitación en enlaces, la velocidad de enlaces y el recuento de canales en el LED de usuario integrado del kit de desarrollo.
Supervise la información de los atributos de flujo principal (MSA) del video y el tráfico del canal auxiliar del entrenamiento del enlace a través de Nios II terminal.
- Guía del usuario de DisplayPort Intel® FPGA IP
- AN 900: diseño solo RX de Intel® Arria 10 DisplayPort 8K
Calcule el ancho de banda de resolución de video requerido y su reloj recuperado.
Traducir entrenamiento de DisplayPort Link Transacción AUX
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