Centro para desarrolladores Intel® Stratix® 10 FPGA
El centro de desarrollo de FPGA se organiza en etapas estándar de la industria, que le proporcionan varios recursos para completar su diseño Intel® FPGA. Cada paso de diseño se detalla en las subsecciones ampliables con enlaces que le permiten seleccionar y mover entre las diversas series de dispositivos de la generación 10.
1. Información del dispositivo
Documentación
Intel FPGA Reson, Intel FPGA |
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Guía de depuración de hardware Intel® Arria® 10 y Intel® Stratix® 10 EMIF |
2. Protocolo de interfaz
Documentación
Notas de la aplicación |
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Otra PI serie |
AN 804: Implementación de ADC: diseño de múltiples enlaces Intel® Stratix 10 con JESD204B RX IP Core |
Guías de usuario |
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Transceptor PHY |
Guía del usuario del transceptor Intel® Stratix® 10 L y H-Tile PHY |
Guías de usuario |
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Procesamiento de señal digital (DSP) |
Guía del usuario de núcleos IP de punto fijo (ALTERA_FIXEDPOINT_FUNCTIONS) |
Guía del usuario del núcleo IP del generador de números aleatorios |
Guías de usuario |
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Audio y video |
Guías de usuario de ejemplo de diseño |
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PCI Express* |
Guía de ejemplo de diseño de hard IP Intel® Stratix® 10 Avalon®-MM para PCIe* |
Guía de ejemplo de diseño de Intel Stratix 10 Avalon-ST Hard IP for PCIe Design |
Guías de usuario de ejemplo de diseño |
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Otra PI serie |
Guía de ejemplo de diseño de Interlaken IP Core (2da Generación) |
Guía de usuario de ejemplo de diseño Intel® FPGA JESD204B para Intel Stratix® 10 dispositivos |
Entrenamiento y videos |
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Interfaz de memoria externa |
Pautas de diseño de interfaz de memoria externa Intel® Stratix® 10 |
Guía de depuración de la interfaz de memoria externa Intel Stratix 10 EMIF |
Videos de inicio rápido |
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Otra PI serie |
Video de inicio rápido de la PI de Intel FPGA JESD204B |
Intel FPGA Reson, Intel FPGA |
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Interfaz de memoria externa |
Guía de depuración de hardware Intel® Arria® 10 e Intel® Stratix 10 EMIF |
Guía de la herramienta de parámetros de diseño de placas desalineado |
Diseños de referencia |
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PCI Express* |
3. Planificación de diseño
Documentación
Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de la aplicación |
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Guía del usuario de introducción: Intel® Quartus® Prime Pro Edition |
Guía del usuario de la marca de plataformas: Intel Quartus Prime Pro Edition |
AN 821: Planificación de interfaz para Intel Stratix 10 FPGAs |
Ejemplos de diseño |
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Entrenamiento y videos |
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Diseño rápido y fácil de sistemas de E/S con interfaz Desconsocupado |
4. Entrada de diseño
Documentación
El software Intel® Quartus® Prime Pro Edition ofrece un potenciador maduro que le permite entrar en sus diseños con el máximo de flexibilidad. Si es nuevo en estos idiomas, puede utilizar ejemplos en línea o plantillas integradas para comenzar.
El software Intel Quartus Prime Pro Edition ofrece plantillas de Verilog y VHDL de estructuras de uso frecuente. Para obtener más información sobre el uso de estas plantillas, consulte la sección "Uso de plantillas HDL proporcionadas" del manual Intel Quartus Prime Pro.
El software de diseño Intel® Quartus® Prime también viene con Intel® High Level Synthesis Compiler que incorpora una función de C++ en una implementación de RTL que está optimizada para productos Intel® FPGA.
Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Documentación técnica |
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Guía del usuario de recomendaciones de diseño: Intel Quartus Prime Pro Edition |
Guía de mejores prácticas Intel High Level Synthesis Compiler |
Aplicar los beneficios de la red en una arquitectura de chip a FPGA diseño de sistema |
5. Simulación y verificación
Documentación
Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de la aplicación |
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Guía del usuario de Intel® Quartus® Prime Pro Edition: Simulación de terceros |
Simulación de inicio rápido para modelSim*-Intel® FPGA Edition |
Simulación del modelo Reed-Solomon con el software de PI visual |
Simulación del modelo de codificador/decodificador turbo con el software visual IP |
AN 585: Depuración de simulación con testbench Ethernet de triple velocidad |
6. Implementación y optimización
Documentación
Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de la aplicación |
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Guía del usuario del compilador: Intel Quartus Prime Pro Edition |
Guía del usuario para la optimización del diseño: Intel Quartus Prime Pro Edition |
Guía del usuario de síntesis de terceros: Intel Quartus Prime Pro Edition |
Guía del usuario sobre restricciones de diseño: Intel Quartus Prime Pro Edition |
Guía del usuario de diseño basado en bloques: Intel Quartus Prime Pro Edition |
Guía del usuario de reconfiguración parcial: Intel Quartus Prime Pro Edition |
7. Análisis de tiempo
Documentación
Guías de usuario / Descripción general del dispositivo / Hoja de datos del dispositivo / Notas de la aplicación |
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Guía del usuario de Timing Analyzer (Intel® Quartus® Prime Pro Edition) |
AN 366: Comprender la sincronización de salida de E/S para dispositivos Altera® |
AN 471: Análisis PLL de FPGA de alto desempeño con TimeQuest |
AN 433: Restricción y análisis de interfaces sincrónicas de origen |
AN 775: Pautas para la generación de información de temporización de E/S |
8. Depuración en el chip
Documentación
Descargas de software |
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