Elementos fundamentales

Estado
Launched
Fecha de lanzamiento
Q2'19
Discontinuidad prevista
1
Litografía
10 nm
Condiciones de uso
Base Transceiver Station

Recursos

Elementos lógicos (LE)
2692760
Módulos lógicos adaptables (ALM)
912800
Registros del módulo lógico adaptativo (ALM)
3651200
Bucles con bloqueo de fase de tejido y E/S (PPL)
28
Memoria integrada máxima
287 Mb
Memoria de gran ancho de banda máximo
1 GB
Bloques de procesamiento de señal digital (DSP)
8528
Formato de procesamiento de señal digital (DSP)
Bfloat, Block Floating Point, Floating Point (hard IP), Multiply, Multiply and Accumulate, Variable Precision
Sistema de procesador físico (HPS)
Quad-core 64 bit Arm* Cortex*-A53
Bloques criptográficos reforzados
1
Controladores de memoria física
Interfaces de memoria externa (EMIF)
DDR4, QDR IV
Memoria intercambiable por el usuario
Almacenamiento de configuración interna

Especificaciones de E/S

Recuento máximo de E/S de usuarios
624
Compatibilidad con normas de E/S
1.2 V LVCMOS, 1.8 V LVCMOS, SSTL, POD, HSTL, HSUL, Differential SSTL, Differential POD, Differential HSTL, Differential HSUL, True Differential Signaling
Pares LVDS máximos
312
Transceptores máximos de no regreso a cero (NRZ)
24
Velocidad máxima de datos de no regreso a cero (NRZ)
28.9 Gbps
Transceptores máximos de modulación de amplitud de pulso (PAM4)
12
Velocidad máxima de datos de modulación de amplitud de pulso (PAM4)
57.8 Gbps
Dirección IP física de protocolo de transceptor
PCIe Gen4, 10/25/100G Ethernet

Tecnologías avanzadas

Hiperregistros
Seguridad de Bitstream FPGA
Convertidor de análogo a digital

Especificaciones de paquete

Opciones de embalaje
R2581A

Información complementaria