FPGA de sistema integrado en chip y FPGA Intel® Stratix® 10

La FPGA Intel® Stratix® 10 y FPGA de sistema integrado en chip brinda ventajas innovadoras en el rendimiento, la eficiencia energética, la densidad y la integración del sistema. Los dispositivos Intel® Stratix® 10 cuentan con la revolucionaria arquitectura de FPGA Intel® Hyperflex™ y están construidos con la combinación de la tecnología de puente de interconexión de chips múltiples integrado (EMIB) que patentó Intel, el bus de interfaz avanzada (AIB) y una creciente cartera de chipsets, y ofrecen hasta el doble de ganancias de rendimiento en comparación con las FPGA de alto rendimiento de la generación anterior.¹

Consulte también: Software de diseño, Tienda de diseño, Descargas, Comunidad y Asistencia de FPGA

Arquitectura FPGA Intel® Hyperflex™

Para hacer frente a los desafíos que presentan los sistemas de última generación, FPGA Intel® Stratix® 10 y los sistemas integrados en chip cuentan con la nueva arquitectura FPGA Intel® Hyperflex™, que ofrece el doble de rendimiento de frecuencia de reloj y hasta un 70 % menos de energía en comparación con las FPGA de la generación anterior y de calidad superior.²

Ventajas

Aproveche el rendimiento de la frecuencia del reloj del núcleo 2X para obtener avances en el rendimiento.

Utilice frecuencias de reloj más rápidas para reducir los anchos de bus y reducir el tamaño de la propiedad intelectual (IP), liberando recursos adicionales de FPGA para agregar una mayor funcionalidad.

Utilice el tamaño de IP reducido, habilitado por la arquitectura Intel® Hyperflex™ FPGA, para consolidar diseños que abarcan múltiples dispositivos en un solo dispositivo, reduciendo así la energía hasta en un 70 % en comparación con los dispositivos de la generación anterior.

Aumente el rendimiento con menos congestión de enrutamiento y menos iteraciones de diseño con las herramientas de diseño de Hyper-Aware.

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La Arquitectura FPGA Intel® Hyperflex™ introduce registros adicionales que se pueden circunvalar en todas partes en la trama de FPGA. Estos registros adicionales, llamados hiperregistros, están disponibles en cada segmento de enrutamiento de interconexión y en las entradas de todos los bloques funcionales. Los hiperregistros permiten tres técnicas de diseño clave para lograr el aumento del rendimiento del núcleo 2X:

Hyper-Retiming de granularidad fina para eliminar rutas críticas.
Hipercanalización de latencia cero para eliminar los retrasos en el enrutamiento.
Hiperoptimización flexible para lograr el mejor rendimiento.

Cuando utiliza estas técnicas en su diseño, las herramientas de diseño de Hyper-Aware utilizan automáticamente los Hyper-Registers para lograr la máxima frecuencia de reloj central.

Arquitectura Intel® Hyperflex™ FPGA en dispositivos Intel® Stratix® 10

Descubra cómo las innovaciones de la arquitectura Intel® Hyperflex™ FPGA ayudan a los diseñadores a lograr sus objetivos de rendimiento.

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Descubra cómo las innovaciones del software de diseño de la arquitectura Intel® Hyperflex™ FPGA reducen las iteraciones de diseño y aumentan la productividad del diseñador para acelerar el tiempo de comercialización.

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Optimice los diseños con la arquitectura Intel® Hyperflex™ FPGA

La arquitectura Intel® Hyperflex™ FPGA permite tres técnicas de diseño clave para lograr el doble de rendimiento: Hyper-Retiming, Hyper-Pipelining e Hyper-Optimization. Lea el manual de diseño de alto rendimiento del dispositivo Intel® Stratix® 10 para saber cómo combinar estas técnicas de optimización del rendimiento y lograr las frecuencias de reloj más altas en los dispositivos Intel® Stratix® 10.

Descargar el manual de diseño de alto rendimiento de Intel® Stratix® 10 ›

Comience a diseñar con la arquitectura Intel® Hyperflex™ FPGA hoy mismo

La arquitectura Intel® Hyperflex™ FPGA aprovecha el flujo de diseño Hyper-Aware. Este flujo incorpora la innovadora función Fast Forward Compile que permite a los diseñadores realizar una exploración rápida del rendimiento del diseño y alcanzar niveles de rendimiento revolucionarios.

La función Fast Forward Compile está disponible hoy, por lo que puede comenzar a diseñar con la arquitectura Intel® Hyperflex™ FPGA para dispositivos Intel® Stratix® 10. Comuníquese con su representante de ventas para obtener una licencia.

Comuníquese con su representante de ventas local para evaluar la función de compilación de avance rápido.

Mire el video de demostración de la función de compilación de avance rápido

Mire este video de demostración sobre la función Fast Forward Compile para los diseños de dispositivos Intel® Stratix® 10. Este video le muestra cómo la función Fast Forward Compile proporciona capacidades innovadoras de exploración de rendimiento e implementa las tres optimizaciones de diseño clave para la arquitectura Intel® Hyperflex™ FPGA, que incluyen

Cómo superar las restricciones de retiming para habilitar Hyper-Retiming.
Cómo optimizar diseños para implementar Hyper-Pipelining.
Cómo identificar y superar los cuellos de botella de rendimiento para la Hyper-Optimization.

Encuentre entrenamiento sobre la arquitectura Intel® Hyperflex™ FPGA

Intel ofrece capacitación dirigida por un instructor y cursos de capacitación en línea que cubren técnicas de optimización de diseño para extraer el máximo rendimiento de su diseño utilizando la arquitectura Intel® Hyperflex™ FPGA.

Integración heterogénea de sistema en paquete 3D

Intel® Stratix® 10 FPGA y dispositivo de sistema integrado en chip aprovechan la tecnología heterogénea de sistema (SiP) en paquete 3D para integrar un tejido de núcleo FPGA monolítico con mosaicos de transceptor 3D SiP y otros componentes avanzados en un solo paquete.

Leer el documento técnico Enabling Next-Generation Platforms Using Intel's 3D System-in-Package Technology (PDF) ›

Soluciones escalables y flexibles

La integración heterogénea de 3D SiP permite una ruta escalable y flexible para ofrecer múltiples variantes de productos que combinan funcionalidad y/o procesan nodos de manera efectiva dentro de un solo paquete.

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Combinación de nodos de funcionalidad y proceso

La integración heterogénea de 3D SiP permite una serie de beneficios importantes a nivel de sistema, que incluyen:

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Obtenga más información sobre la integración SiP 3D heterogénea

Descargue este documento técnico para obtener más información sobre cómo los FPGA Intel® Stratix® 10 y los FPGA dispositivo de sistema integrado en chip aprovechan la integración heterogénea 3D SiP para ofrecer avances en rendimiento, energía y factor de forma al tiempo que brindan una mayor escalabilidad y flexibilidad. Además, aprenda cómo la tecnología Intel EMIB ofrece una solución superior para la integración de matrices múltiples.

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Tecnología de empaquetado Intel EMIB para dispositivos Intel® Stratix® 10

La tecnología Embedded Multi-Die Interconnect Bridge (EMIB) patentada de Intel permite la integración efectiva en el paquete de componentes críticos del sistema, como analógico, memoria, ASIC, CPU, etc. La tecnología EMIB ofrece un flujo de fabricación más simple en comparación con otras tecnologías de integración en paquetes. Además, EMIB elimina la necesidad de usar a través de vías de silicio (TSV) y silicio de interposición especializado, lo que permite una solución que ofrece un mayor rendimiento, menos complejidad y una integridad superior de la señal y la energía. EMIB utiliza un pequeño chip de silicio incrustado en el sustrato para proporcionar una interconexión de ultraalta densidad entre los die. El ensamble Flip Chip estándar conecta la energía y las señales del usuario desde el chip a las bolas del paquete. Este enfoque minimiza la interferencia del ruido de conmutación del núcleo y la diafonía para brindar una señal superior e integridad de energía.

Para obtener detalles sobre la implementación específica de esta tecnología en la próxima familia de dispositivos Intel® Stratix® 10, consulte la sección Transceptores.

Transceptores

Intel® Stratix® 10 FPGA y dispositivo de sistema integrado en chip FPGA ofrecen una nueva era de tecnología de transceptores con la introducción de transceptores innovadores heterogéneos de sistema en paquete (SiP) 3D. Los mosaicos del transceptor se combinan con una estructura central programable monolítica que utiliza la integración del sistema en el paquete para abordar las demandas cada vez mayores de ancho de banda del sistema en prácticamente todos los segmentos del mercado. Los mosaicos de transceptor permiten el mayor número de canales de transceptor FPGA sin sacrificar la facilidad de uso.

Características	Variantes de mosaico del transceptor
	L-Tile (17,4G) PCIe* Gen3 x16	H-Tile (28,3G) PCIe* Gen3 x16	E-Tile (30G/58G) 4x 100GE	P-Tile (16G) Intel® Ultra Path Interconnect (Intel® UPI) o PCIe* Gen4x16
Variantes de dispositivos Intel® Stratix® 10	GX, SX	GX, SX, TX, MX	TX, MX	DX
Máximo de transceptores por mosaico*	24	24	24	20
Tasas máximas de datos de chip a chip (NRZ/PAM4)	17,4 Gbps	28,3 Gbps	28,9 Gbps/57,8 Gbps	16 GT/s
Tasas máximas de datos de backplane (NRZ/PAM4)	12,5 Gbps	28,3 Gbps	28,9 Gbps/57,8 Gbps	16 GT/s
Pérdida de inserción a velocidad máxima de datos	Hasta 18 dB	Hasta 30 dB	Hasta 35 dB	Consulte las especificaciones y condiciones de PCIe* Gen4 y UPI
IP duro	PCIe* Gen1, 2 y 3 con compatibilidad con carriles x1, x4, x8 y x16 10G Código de incendio FEC IP dura	PCIe* Gen1, 2 y 3 con carriles x1, x4, x8 y x16 SR-IOV con 4 Funciones físicas y Funciones virtuales 2K 10G Código de incendio FEC IP dura	10/25/100 GbE MAC con RS-FEC y KP-FEC	Intel® Ultra Path Interconnect (Intel® UPI) PCIe* Gen1, 2, 3 y 4 con carriles x1, x4, x8 y x16 SR-IOV con 8 Funciones físicas 2048 funciones virtuales Soporte de bifurcación de puertos para puntos de conexión 2 x 8 o puerto raíz 4 x 4 Características de omisión de la capa de transacciones (TL) Configuración mediante inicialización de protocolo (CvP) Modo autónomo VIRTIO IOV escalable Memoria virtual compartida
*Consulte las tablas de productos de dispositivos Intel® Stratix® 10 para conocer la cantidad exacta de transceptores disponibles en una combinación de dispositivo y paquete.

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Ventajas de SiP 3D heterogéneo

Los dispositivos Intel® Stratix® 10 GX y SX admiten velocidades de datos de hasta 28,3 Gbps, lo que permite protocolos convencionales.
Los dispositivos Intel® Stratix® 10 TX y MX admiten velocidades de datos de hasta 57,8 Gbps PAM4, lo que permite protocolos convencionales y futuros, incluida la compatibilidad con PAM4.
Los dispositivos Intel® Stratix® 10 DX admiten velocidades de datos PCIe* de hasta 16 GT/s por carril y velocidades de datos UPI de hasta 11,2 GT/s, lo que permite una conexión general y coherente a futuros procesadores escalables Intel® Xeon® seleccionados.

Hasta 144 canales de dúplex completo.
Hasta 6 instancias de PCI Express* (PCIe*) Gen3 con x16 IP dura.
Hasta 4 instancias de PCI Express* (PCIe*) Gen4 con x16 IP dura (P-Tile).
Hasta 3 instancias de Intel® Ultra Path Interconnect (Intel® UPI) IP dura.
Compatibilidad con IP dura: 100GE MAC y PHY, RS-FEC.

Cuatro mosaicos de transceptor diferentes capaces de abordar la necesidad de los requisitos de protocolo actuales y futuros.
Los transceptores de modo dual permiten cambiar entre los esquemas de modulación PAM4 y NRZ.
Incluye hasta 16 GB de memoria HBM2 DRAM a 512 GBps.

La ecualización lineal en el tiempo continua adaptativa (CTLE) y la ecualización de retroalimentación de decisión adaptativa (DFE) abordan la necesidad de aplicaciones de largo alcance.
Motor de calibración de integridad de señal de precisión (PreSICE).
Tanto la subcapa de codificación física (PCS) como la conexión del medio físico (PMA) con capacidades de reconfiguración dinámica.

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Interconectarse a CPUs, ASICs y ASSPs

Dirigidas a aplicaciones de aceleración de alto rendimiento, cada vez más utilizadas en los mercados de centros de datos, redes, cloud computing y pruebas y mediciones, las FPGA Intel® Stratix® 10 DX cuentan con bloques de propiedad intelectual duros y blandos que admiten interfaces UPI y PCIe* Gen4.

Se logra una interfaz coherente de alto rendimiento y baja latencia cuando se conecta la FPGA a procesadores escalables Intel® Xeon® seleccionados a través de Intel® Ultra Path Interconnect (Intel® UPI), mientras que la interfaz no coherente aprovecha cualquier dispositivo compatible PCI Express* (PCIe*) de Gen4.

Características detalladas de la solución de interconexión Intel® Stratix® 10 FPGA y dispositivo de sistema integrado en chip:

Bloques de propiedad intelectual Intel UPI duros en dispositivos Intel® Stratix® 10, compatibles con Cache Agent y Home Agent IP blanda.
Bloques de propiedad intelectual PCI Express Gen4 x16 duros, con funciones como modos de bifurcación de puerto raíz y punto final, soporte de virtualización para virtualización de E/S de raíz única (SR-IOV), dispositivo de E/S virtual (VIRTIO), Virtualización de Intel® Scalable I/O (Intel® Scalable IOV) y modo de omisión de capa de transacciones.

Interfaces de memoria externa

Los dispositivos Intel® Stratix® 10 brindan compatibilidad con la interfaz de memoria, incluidas las interfaces seriales y paralelas.

Interfaces de memoria paralela

Los dispositivos Intel® Stratix® 10 ofrecen compatibilidad con memoria paralela de hasta 2666 Mbps para DDR4 SDRAM y admiten una amplia gama de otros protocolos que se muestran a continuación.

El controlador de memoria dura ofrece un alto desempeño con bajo consumo de energía, incluida la compatibilidad con:
- MEMORIA
- DDR3 / DDR3L.
- LPDDR3.
El soporte de controlador soft ofrece flexibilidad para admitir una amplia gama de estándares de interfaz de memoria, incluidos:
- RLDRAM 3.
- QDR II+ / QDR II + Xtreme / QDR IV.
- Seleccione la memoria persistente Intel® Optane™ DC.

Más información

Página de soluciones de soporte de interfaz de memoria externa

Administrador de dispositivos seguros

La familia de dispositivos Intel® Stratix® 10 presenta un nuevo Administrador de dispositivos seguros (SDM) disponible en todas las densidades y variantes de familias de dispositivos. Sirviendo como el centro de comando central para todo el FPGA, el Administrador de dispositivos seguros controla las operaciones clave, como la configuración, la seguridad del dispositivo, las respuestas SEU y la administración de energía. El administrador de dispositivos seguros crea un sistema de administración seguro y unificado para todo el dispositivo, incluido el tejido FPGA, el sistema de procesador duro (HPS) en los dispositivo de sistema integrado en chip, los bloques de IP duros integrados y los bloques de E/S.

Lea la Guía del usuario de seguridad de dispositivos Intel® Stratix®

Servicios clave proporcionados por el SDM

Administra el inicio del dispositivo en modo usuario.
Admite la carga de datos de configuración del usuario.
Descompresión de la secuencia de bits de configuración.

Autenticación y autorización de la secuencia de bits.
Descifrado de la secuencia de bits.
Aprovisionamiento y almacenamiento seguro de claves de secuencia de bits.
Supervisión de manipulaciones.

Detección y corrección de SEU.

Administra las operaciones de Smart Voltage ID.
Supervisa las fuentes de alimentación críticas.

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Beneficios clave del Administrador de dispositivos seguros

Con un procesador dedicado que administra la configuración, los usuarios de Intel® Stratix® 10 FPGA pueden controlar el orden de configuración de la lógica central en el FPGA o dispositivo de sistema integrado en chip. También puede seleccionar si el diseño de FPGA o la aplicación del procesador se inician primero y si el primer sistema administra el control de configuración del segundo. El Administrador de dispositivos seguros permite una mayor flexibilidad y control de configuración seleccionado por el usuario en comparación con los FPGA y dispositivo de sistema integrado en chip de la generación anterior.

Puede controlar las respuestas de FPGA o dispositivo de sistema integrado en chip a SEU y detección de manipulaciones mediante un procesador dedicado en Administrador de dispositivos seguros. Los dispositivos Intel® Stratix® 10 también admiten el borrado de dispositivos con secuencias de comandos del usuario, donde la puesta a cero reactiva de datos sirve como respuesta de seguridad.

Los dispositivos Intel® Stratix® 10 implementan una función físicamente no clonable (PUF) que brinda seguridad líder en la industria para la protección de claves de cifrado de flujo de bits.

Los dispositivos Intel® Stratix® 10 incluyen sensores de temperatura en el chip y supervisión de riel de voltaje del dispositivo para detectar ataques de manipulación en el FPGA o dispositivo de sistema integrado en chip. Además, el procesador seguro en el Administrador de dispositivos seguros le permite actualizar el proceso de configuración. Puede implementar un orden de configuración diferente o procesos de cifrado actualizados en el campo si se descubre que un proceso de configuración en particular no es efectivo contra el perfil de amenaza.

Los dispositivos Intel® Stratix® 10 admiten un complejo esquema de autenticación y autorización de claves asimétricas. Puede usar varias claves para autenticar una sección de secuencia de bits y puede usar diferentes claves para autenticar diferentes secuencias de bits o secciones o de secciones de bits. Puede controlar los permisos de una clave de firma autorizada, así como revocar y reemplazar claves de firma.

Los dispositivos Intel® Stratix® 10 implementan un esquema de cifrado de secuencia de bits avanzado que minimiza la cantidad de datos cifrados por una sola clave. Puede optar por cifrar secciones de secuencia de bits con diferentes claves o habilitar un modo de actualización de clave que transfiere automáticamente las claves de cifrado dentro de cada sección de secuencia de bits.

Las capacidades de autenticación de usuario y comando de Administrador de dispositivos seguros también permiten una clase completa de nuevas funciones de mantenimiento de dispositivos seguros para la familia de dispositivos Intel® Stratix® 10. Estas funciones incluyen:

Actualización remota segura (autenticada).
Autorización segura de devolución de material (RMA) de dispositivos sin revelar las claves del usuario.
Depuración segura de diseños y código de procesador ARM*.
Gestión de claves segura

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Procesamiento digital de señales (DSP)

Con los dispositivos Intel® Stratix® 10, los diseños de procesamiento de señales digitales (DSP) pueden alcanzar operaciones de punto flotante de hasta 10 Teras por segundo (TFLOPS) de operaciones de punto flotante de precisión simple IEEE 754. Este grado sin precedentes de rendimiento informático es posible gracias a un operador de punto flotante endurecido dentro de cada bloque DSP. Se introdujo inicialmente en la familia de dispositivos Intel® Arria® 10 y ahora se amplía para ofrecer un desempeño de un orden de magnitud mayor en Intel® Stratix® 10 FPGA y dispositivo de sistema integrado en chip. Lea los antecedentes de Intel® Stratix® 10 FPGA y dispositivo de sistema integrado en chip DSP.

Descargue la tabla de familias de productos (PDF)

Bloque DSP de dispositivo Intel® Stratix® 10

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AI Tensor Block

Con la FPGA Intel® Stratix® 10 NX, los diseños de aceleración de IA pueden lograr hasta 143 INT8/bloque de punto flotante 16 (Bloque FP16) TOPS/TFLOPS a ~1 TOPS/W o 286 INT4/Bloque de punto flotante 12 (Bloque FP12) TOPS/ TFLOPS a ~2 TOPS/W³. Este procesamiento informático es posible gracias a un nuevo tipo de bloque de cálculo optimizado para IA llamado AI Tensor Block. La arquitectura de AI Tensor Block contiene tres unidades de producto punto, cada una de las cuales tiene diez multiplicadores y diez acumuladores, para un total de 30 multiplicadores y 30 acumuladores dentro de cada bloque. La arquitectura de AI Tensor Block está ajustada para multiplicaciones comunes de matriz-matriz o vector-matriz utilizadas en una amplia gama de cálculos de IA, con capacidades diseñadas para funcionar de manera eficiente tanto para tamaños de matriz pequeños como grandes.

Intel® Stratix® 10 NX FPGA AI Tensor Block

Los multiplicadores AI Tensor Block tienen precisiones base de INT8 e INT4 y admiten los formatos numéricos Block Floating Point 16 (Block FP16) y Block Floating Point 12 (Block FP12) a través de hardware de soporte de exponente compartido. Todas las adiciones o acumulaciones se pueden realizar con precisión de punto flotante de precisión simple (FP32) INT32 o IEEE754 y se pueden conectar en cascada varios bloques AI Tensor para admitir matrices más grandes.

Mitigación SEU

Los single-event upsets (SEU) son cambios raros e involuntarios en el estado de los elementos de la memoria interna causados por los efectos de la radiación. El cambio de estado da como resultado un error leve y no hay daños permanentes en el dispositivo.

Los dispositivos Intel® Stratix® 10 tienen tasas de alteración intrínsecamente bajas como resultado de la alta inmunidad SEU proporcionada por el proceso tri-gate de 14 nm de Intel. Además, Intel proporciona una capacidad detallada para determinar dónde ocurrió una alteración en su diseño para que pueda diseñar su sistema y obtenga la respuesta adecuada.

Los FPGA y dispositivo de sistema integrado en chip Intel® Stratix® 10 garantizan una alta confiabilidad y brindan capacidades de mitigación de SEU.

Detección avanzada de SEU (ASD).
- Procesamiento de sensibilidad.
- Etiquetado de jerarquía.
Inserción de errores.
- Úselo para caracterizar y mejorar sus diseños.

Más información

Mitigar Single-Event Upsets

Guía del usuario Intel Advanced SEU Detection (INTEL_ADV_SEU_DETECTION) IP Core

Depuración de alteraciones de un solo evento mediante el depurador de inserción de errores

Introducción a Single-Event Upsets (PDF)

Comprensión de las interrupciones funcionales de evento único en diseños de FPGA (PDF)

Sistema de procesador físico

Aprovechando el liderazgo de Intel en dispositivo de sistema integrado en chips, los dispositivo de sistema integrado en chips de Intel® Stratix® 10 incluyen un sistema de procesador duro (HPS) de próxima generación para ofrecer los dispositivo de sistema integrado en chip con el mayor rendimiento y la mayor eficiencia energética de la industria. En el corazón del HPS se encuentra un clúster de procesador ARM* Cortex*-A53 de cuatro núcleos altamente eficiente. Este procesador está optimizado para un rendimiento ultraalto por vatio, lo que reduce el consumo de energía hasta en un 50 % en comparación con los FPGA dispositivo de sistema integrado en chip de la generación anterior. Además, el HPS incluye una unidad de gestión de memoria del sistema, una unidad de coherencia de caché, un controlador de memoria duro y un conjunto completo de características de periféricos integrados.

Herramientas de desarrollo de dispositivo de sistema integrado en chip Intel® Stratix® 10

Intel® dispositivo de sistema integrado en chip FPGA Embedded Development Suite (dispositivo de sistema integrado en chip EDS) con ARM * Development Studio* 5 (DS-5*) es compatible con Intel® Stratix® 10 dispositivo de sistema integrado en chip, lo que proporciona depuración heterogénea, creación de perfiles y visualización de todo el chip. El dispositivo de sistema integrado en chip EDS unifica toda la información de depuración de software de los dominios de CPU y FPGA y los presenta de manera organizada dentro de la interfaz de usuario estándar de DS-5. El kit de herramientas brinda a los usuarios un nivel sin precedentes de visibilidad y control de depuración que brinda ganancias sustanciales de productividad.

Para obtener más información, visite la página de Intel® Stratix® 10 dispositivo de sistema integrado en chip.

Recursos adicionales

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