CPLD MAX® V
Los CPLD MAX® V ofrecen una arquitectura única, no volátil, que ofrece funciones de bajo consumo y en el chip, adecuadas para aplicaciones Intel Edge-Centric.
Consulte también: Software de diseño, Tienda de diseño, Descargas, Comunidad y Asistencia de FPGA
CPLD MAX® V
Características y beneficios para el cliente
Costo optimizado
Fabricado utilizando un proceso de fabricación de 0,18 µm maduro, de ciclo de vida prolongado y de bajo costo combinado con las últimas tecnologías de empaque de bajo costo.
Bajo consumo de energía
Hasta un 50 % menos de energía total en comparación con los CPLD de la competencia de densidad equivalente, lo que genera menos calor y ahorra energía de la batería.
Oscilador interno
Reemplaza los dispositivos de temporización discretos externos para usarlos como una fuente de temporización simple, lo que ahorra costos de LM.
Encendido y reinicio rápidos
Encienda y reinicie rápidamente (500 µs o menos), ideal para administración de energía, secuenciación de energía y supervisión de otros dispositivos en la PCB.
Programabilidad en el sistema (ISP) en tiempo real
Le permite actualizar una segunda imagen de configuración mientras el CPLD está en funcionamiento.
Capacidades de E/S
Las E/S son compatibles con hot-dispositivo de sistema integrado en chipket y admiten los estándares de interfaz de salida LVTTL, LVCMOS, PCITM y LVDS, junto con otras opciones amigables con el bus (por ejemplo, habilitación de salida por pin, disparadores Schmitt, control de velocidad de respuesta y otros).
Paquetes verdes
Todos los paquetes están disponibles en variantes que cumplen con la restricción de sustancias peligrosas (RoHS), cumpliendo con los requisitos de "bajo contenido de halógeno" según el documento JEDEC JED 709 (borrador). Paquetes seleccionados están disponibles en variantes con plomo.
Cargador de flash paralelo
El bloque JTAG en el chip puede configurar dispositivos externos no compatibles con JTAG, como dispositivos de memoria flash discretos, utilizando la megafunción de IP del cargador flash paralelo.
Arquitectura
Aprovechando la exitosa arquitectura MAX® II, los dispositivos MAX® V combinan características CPLD no volátiles de encendido instantáneo con características avanzadas que normalmente se encuentran en FPGA, memoria en chip y osciladores internos.
Diseñado para bajo costo
Los CPLD MAX® V se construyen utilizando un proceso de fabricación de bajo costo combinado con una selección de paquetes populares de bajo costo. Una disposición de pads de E/S escalonada limitada por pad da como resultado un tamaño de troquel pequeño, así como un pin de E/S de bajo costo.
Arquitectura MAX® V
La innovadora arquitectura MAX® V CPLD (Figura 1) incluye una matriz de elementos lógicos (LE agrupados en bloques de matriz lógica (LAB)), recursos de memoria (flash no volátil y LE RAM), señales globales (relojes o señales de control), y una generosa cantidad de E/S de usuario. La interconexión MultiTrack está diseñada para maximizar el desempeño y minimizar la energía mediante el uso de la conexión directa más eficiente desde la entrada hasta la lógica y la salida. Encuentre más detalles sobre la arquitectura MAX® V en la hoja de datos de la familia de dispositivos MAX® V (PDF).
Diseñado en concierto con Quartus Prime Software
Para simplificar el proceso de optimización del diseño, la arquitectura MAX® V CPLD y los algoritmos de ajuste del software Quartus® Prime se refinaron en conjunto para optimizar el desempeño de tPD, tCO, tSU y fMAX con pines bloqueados. A medida que cambia la funcionalidad del diseño, el software Quartus Prime mejora la capacidad de cumplir o superar los requisitos de desempeño mediante asignaciones de pines bloqueados y un flujo de compilación con solo pulsar un botón. Todos los CPLD MAX® V son compatibles con el software gratuito Quartus® Prime Lite Edition.
Flexibilidad de voltaje de E/S
La arquitectura MAX® V CPLD admite la funcionalidad de E/S MultiVolt, lo que permite que diferentes bancos de E/S operen con diferentes voltajes de E/S para conectarse sin problemas a otros dispositivos. El núcleo del dispositivo recibe alimentación de una única fuente externa de 1,8 V (VCCINT), lo que proporciona funcionalidad CPLD con baja energía dinámica y de reserva.
Los productos de menor densidad tienen dos bancos de E/S, mientras que los productos de mayor densidad tienen cuatro bancos de E/S. Cada banco puede ser alimentado con un voltaje de referencia VCCIO independiente.
Recursos adicionales
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Recursos de asistencia
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