DDR4 EMIF con Intel® FPGA IP

DDR4 ofrece mayor desempeño, densidad y funciones de control y menor consumo energético en comparación con DDR3. La PI de DDR4 EMIF de FPGA Intel® ofrece soluciones para las grandes necesidades de memoria de informática para sistemas de clientes y centros de datos.

DDR4 EMIF con Intel® FPGA IP

Características

Componente

FPGA de sistema integrado en chip Intel® Agilex™

FPGA de sistema integrado en chip Intel® Stratix® 10

Controladora y PHY

  • Difícil
  • Difícil

Formato de memoria y ancho de datos máx.

  • Hasta 72 bits en formato independiente de múltiples categorías y DIMM
  • Hasta 72 bits en formato independiente de múltiples categorías y DIMM
  • Compatible con PHY Ping Pong

Velocidad de temporizador de lógica de usuario

  • Velocidad de un cuarto
  • Velocidad de un cuarto
  • Velocidad media

ECC

  • Código de ECC blandos de 8 bits con corrección de error único, detección de error doble (SECED)
  • ECC se basa en el esquema de codificación Hamming
  • Código de ECC blandos de 8 bits con corrección de error único, detección de error doble (SECED)
  • ECC se basa en el esquema de codificación Hamming

Características del controlador

  • Política de página abierta
  • Latencia adicional
  • Reordenación de datos
  • Gestión de bancos preventiva
  • Intercalado de bancos
  • Contador de inanición
  • Política de página abierta
  • Latencia adicional
  • Reordenación de datos
  • Gestión de bancos preventiva
  • Intercalado de bancos
  • Contador de inanición

Diseño de ejemplo para simular y validar PI

Compatible solo con PHY

Compatible con IP-XACT

Especificaciones

Dispositivo de memoria

Intel Agilex

Intel Stratix 10

Intel Arria 10

MEMORIA

3200 MT/s

2666 MT/s

2400 MT/s

Métricas de calidad de IP

Aspectos básicos

Año en que se lanzó por primera vez la IP

2004

Versión más reciente compatible del software Intel® Quartus® Prime

21,3

Estado

Producir

Entregables

Los entregables de clientes incluyen los siguientes:

    Archivo de diseño (código fuente cifrado o lista de redes postsíntesis)

    Archivos de simulación

    Limitaciones de tiempo y/o diseño

    Documentación con control de revisión

S para todos

Cualquier entregable al cliente adicional proporcionado con la IP

Ejemplo de banco de pruebas y diseño

GUI de parametrización que permite al usuario final configurar la IP

Y

El núcleo IP está habilitado para compatibilidad con modo de evaluación de Intel FPGA IP

Y

Idioma fuente

Verilog/System Verilog

Idioma de banco de prueba

Verilog/VHDL

Controladores de software proporcionados

N

Compatibilidad de controlador con SO

N/C

Implementación

Interfaz de usuario

Interfaz de mapeo de memoria Avalon®

Metadatos IP-XACT

Y

Comprobación

Simuladores admitidos

Questasim, NCSim, VCS, Xcelium

Hardware validado

Intel® Agilex™, Stratix® 10, Arria® 10

Pruebas de cumplimiento con los estándares de la industria realizadas

N/C

Si sí, ¿qué prueba(s)?

N/C

Si la respuesta es sí, ¿en qué dispositivo(s) de Intel FPGA?

N/C

Si sí, fecha de realización

N/C

Si no, ¿está planificado?

N/C

Interoperabilidad

IP se ha sometido a pruebas de interoperabilidad

N/C

Si sí, en qué dispositivo(s) de Intel FPGA

N/C

Informes de interoperabilidad disponibles

N/C