IP dura de R-Tile PCIe*

R-tile es como un mosaico compañero de FPGA que es compatible con las configuraciones de PCIe* de hasta 5 x16 en modos de bypass de paquete de capa de transacción (TLP), puerto raíz (RP) y punto de conexión (EP). Las configuraciones PCIe 3.0, 4.0 y 5.0 son compatibles de forma nativa. R-tile también es compatible con hasta 16 canales SerDes a través de una interfaz PHY para PCIe (PIPE) 5.1.1 en el modo de arquitectura SerDes.

R-tile sirve como mosaico asistente para dispositivos Intel® Agilex™ serie I.

Guía de usuario de IP de FPGA Intel® de transmisión de Avalon® R-Tile para PCIe ›

Guía de usuario de IP de FPGA Intel® de transmisión de Avalon® R-Tile para ejemplos de diseño de PCIe ›

IP dura de R-Tile PCIe*

Cumplimiento de estándares y especificaciones

  • Especificaciones de base de PCIe 5.0. Rev. 5.0, 1.0
  • Especificación de PIPE Serdes (SerDes-mode). 5,1
  • La IP dura de PCIe de R-tile aprobó las pruebas para conformidad de PCI-SIG en el seminario de abril de 22. Consulte la lista de integradores de PCI-SIG.

Características

  • Incluye una pila de protocolo completa, que incluye las capas de transacción, enlace de datos y físicas implementadas como una IP dura.
  • Compatibilidad con el modo PIPE
  • Compatible de forma nativa con configuraciones de PCIe* 3.0/4.0/5.0, con configuraciones 1.0/2.0, compatibilidad mediante el entrenamiento descendente del enlace.
  • Compatible con los modos puerto raíz (RP) y punto de conexión (EP).
  • Compatibilidad con el modo TL-Bypass que habilita la funcionalidad UP-port o Down-port para trabajar con conmutador PCI de IP basado en fábrica.
  • Admite varios modos de multienlace EP, RP en configuraciones de menor ancho x8, x4
  • Compatibilidad con canal virtual único
  • Admite hasta 512 bytes del tamaño de carga máxima (MPS).
  • Admite hasta el tamaño de solicitud de lectura máximo (MRRS) de 4096 bytes (4 KB).
  • Compatibilidad con varios modos de reloj: reflexión común, refclks independientes con y sin espectro de propagación (SRIS, SRNS)
  • Informes de errores avanzados de PCIe*
  • Admite los estados de energía PCIe D0 y D3.
  • Compatible con el modo autónomo de IP dura que permite que la IP dura de PCIe se comunique con el anfitrión (host) antes de completar la configuración de la FPGA y la entrada al modo de usuario.
  • Configuración de núcleo de FPGA a través de enlace PCIe (actualización de CVP Init y CVP)

Características de multifunción y virtualización

  • Compatibilidad con SR-IOV (8 PF, 2K VF por cada terminal)
  • Compatibilidad con VirtIO a través de la interfaz de interceptación de configuración
  • Compatibilidad con E/S escalable y memoria virtual compartida (SVM) (futura)
  • Servicio de control de acceso (ACS)
  • Interpretación de routing-ID alternativa (ARI)
  • Reinicio de niveles de función (FLR)
  • Compatibilidad con la sugerencia de procesamiento de TLP (TPH)
  • Compatibilidad con servicios de traducción de dirección (ATS)
  • ID de espacio de direcciones de proceso (PasID)

Características de la interfaz de usuario

  • Interfaz de Avalon® Streaming (Avalon-ST) 
  • Interfaz de paquetes de usuario con encabezado, datos y prefijos independientes
  • Interfaz de paquetes de usuario con segmentación cuádruple con la capacidad de manejar hasta cuatro TLP en cualquier ciclo (solo núcleo x16).
  • Compatibilidad de etiquetas ampliada.
  • Asistencia de etiquetas de 10 bits (máximo de 768 etiquetas pendientes (x16)/512 etiquetas pendientes (x8/x4) en cualquier momento para todas las funciones combinadas)

Características de depuración IP

  • Kit de herramientas de depuración, incluyendo las siguientes características:
  • Información del estado de protocolo y de enlace
  • Capacidades de depuración básica y avanzada, incluyendo el acceso a registros PMA y capacidad de visión.

Compatibilidad de controladores

  • Controladores de dispositivos Linux

Métricas de calidad de IP

Aspectos básicos

Año en que se lanzó por primera vez la IP

2021

Estado

Preliminares

Entregables

Los entregables de clientes incluyen los siguientes:

Archivo de diseño (código fuente cifrado o lista de redes postsíntesis)

Limitaciones de tiempo y/o diseño

Guía del usuario

 

Y

Y

Y

Cualquier entregable al cliente adicional proporcionado con la IP

Herramienta de prueba, kit de herramientas de depuración y ejemplos de diseño

GUI de parametrización que permite al usuario final configurar la IP

Y

El núcleo IP está habilitado para compatibilidad con modo de evaluación de Intel FPGA IP

Y

Idioma fuente

Verilog

Idioma de banco de prueba

Verilog

Controladores de software proporcionados

Y

Compatibilidad de controlador con SO

Linux

Implementación

Interfaz de usuario

Transmisión Avalon, asignación por memoria Avalon

Metadatos IP-XACT

N

Comprobación

Simuladores admitidos

QuestaSIM, VCS

Hardware validado

Intel Agilex serie I

Pruebas de cumplimiento con los estándares de la industria realizadas

Y

Si sí, ¿qué prueba(s)?

PCI-SIG

Si la respuesta es sí, ¿en qué dispositivo(s) de Intel FPGA?

Intel Agilex serie I

Si sí, fecha de realización

Abril de 2022

Si no, ¿está planificado?

 

Interoperabilidad

IP se ha sometido a pruebas de interoperabilidad

N

Si sí, en qué dispositivo(s) de Intel FPGA

 

Informes de interoperabilidad disponibles

Y
Ver todo Mostrar menos

Recursos adicionales

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Encuentre el núcleo de propiedad intelectual Intel® FPGA adecuado para sus necesidades.

Asistencia técnica

Para obtener asistencia técnica sobre este núcleo IP, visite Recursos de asistencia o Asistencia técnica Premier Intel®. También puede buscar temas relacionados con esta función en el Centro de conocimiento y en las Comunidades.

Evaluación y compra de PI

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Diseño con PI Intel® FPGA

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I-Tested

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PI de socios de FPGA Intel®

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