Ethernet MAC FPGA IP Intel® de 10 G de baja latencia
El núcleo PI FPGA Intel® 10G MAC Ethernet de baja latencia (PI blanda) ofrece una baja latencia de ida y vuelta y una huella de recursos eficiente. El núcleo de propiedad intelectual (PI) ofrece la posibilidad de programar varias de las funciones listadas. Esta PI se puede utilizar en combinación con el nuevo núcleo PI FPGA Intel® PHY multi-tasa para admitir la gama de velocidades de datos de 10M/100M/1G a 10G.
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Ethernet MAC FPGA IP Intel® de 10 G de baja latencia
El núcleo IP FPGA Intel® MAC de Ethernet de 10G heredado continúa ofreciéndose con un conjunto completo de funciones para aplicaciones destinadas a las FPGAs Stratix® V y a las familias FPGA anteriores.
La función MAC 10GE y PHY con varias funciones opcionales también está disponible como IP reforzada en los dispositivos Intel® Stratix® 10 con E-tiles. Se pueden encontrar más detalles en IP Hard E-Tile FPGA Intel® Stratix® 10 para núcleo IP Ethernet.
Funciones
Este núcleo IP FPGA Intel® está diseñado para el estándar Ethernet IEEE 802.3-2008, disponible en el sitio web IEEE (www.ieee.org). Todas las variaciones de núcleo IP FPGA Intel® MAC de 10 GbE de baja latencia incluyen solo MAC en el modo dúplex completo. Las variaciones de núcleo ofrecen las siguientes características:
Características MAC:
- MAC de dúplex completo en ocho modos de operación: 10G, 1G/10G, 1G/2,5G, 1G/2,5G/10G, 10M/100M/1G/2,5G/5G/10G (USXGMII), 10M/100M/1G/10G, 10M/100M/1G/2,5G, y 10M/100M/1G/2y5G/10G.
- Tres variaciones para los modos de funcionamiento seleccionados: bloque MAC TX, bloque MAC RX y bloque MAC TX y RX. Un modo de registro 10GBASE-R en las rutas de datos de TX y RX permite una latencia más baja.
- Modo promiscuo (transparente) programable.
- Función unidireccional especificada por IEEE 802.3 (cláusula 66). Control de flujo basado en la prioridad (PFC) con cuanto de pausa programable, que admite de dos a ocho colas de prioridad.
- Lado del cliente: interfaz Avalon® streaming (Avalon-ST) de 32 bits.
- Administración: interfaz Avalon-MM de 32 bits.
- Lado PHY: XGMII de 32 bits para 10GbE, GMII de 16 bits para 2,5 GbE, GMII de 8 bits para 1 GbE o MII de 4 bits para 10M/100M.
Características del control de estructura de trama:
- Descodificación de redes de área local virtual (VLAN) y de tramas apiladas etiquetadas VLAN (tipo 'h8100).
- Cómputo e inserción de código de redundancia cíclica (CRC)-32 en la ruta de datos de TX. Comprobación de CRC y retransmisión en la ruta de datos de RX opcional.
- Contador de inactividad de déficit (DIC) para un desempeño optimizado con una brecha media entre paquetes (IPG) para aplicaciones LAN. Compatible con la PI programable.
- Control de flujo Ethernet utilizando tramas de pausa.
- Longitud máxima programable de tramas de datos de transmisión (TX) y recepción (RX) de hasta 64 kilobytes (KB).
- Modo de transferencia de preámbulo en las rutas de datos de TX y RX, que admite el preámbulo definido por el usuario en la trama del cliente.
- Inserción opcional de relleno en la ruta de datos de transmisión y terminación en la ruta de datos de recepción.
Monitoreo y estadísticas de trama:
- Comprobación de CRC y retransmisión en la ruta de datos de RX opcional.
- Recogida de estadísticas opcional en las rutas de datos de TX y RX.
Marca de tiempo opcional, especificada en IEEE 1588v2, para las siguientes configuraciones:
- MAC 10GbE con núcleo PI PHY 10GBASE-R.
- MAC 1G/10GbE con núcleo PI PHY 1G/10GbE.
- MAC 1G/2,5GbE con núcleo PI PHY Ethernet multitasa de 1G/2,5G.
- MAC 1G/2,5G/10GbE con núcleo PI PHY Ethernet multitasa de 1G/2,5G/10G (MGBASE-T).
- MAC 10M/100M/1G/10GbE con núcleo PI PHY 10M-10GbE.
- MAC 10M/100M/1G/2,5G/5G/10G (USXGMII) con núcleo IP FPGA Intel® PHY Ethernet multi-tasa Ethernet 1G/2,5G/5G/10G.
Estado de IP
Estado |
Producción |
Códigos de pedido |
|
Intel® FPGA IP de MAC de 10 Gb Ethernet de baja latencia (sin la característica IEEE 1588v2) |
IP-10GEUMAC |
Intel® FPGA IP de MAC de 10 Gb Ethernet de baja latencia (con la característica IEEE 1588v2) |
IP-10GEUMACF |
Función MegaCore de MAC Ethernet de 10 Gbps |
IP-10GETHMAC |
Parámetros de calidad de PI
Aspectos básicos |
|
Baja latencia |
---|---|---|
El año en que se lanzó por primera la PI |
2012 |
2013 |
Versión más reciente compatible con el software de diseño Intel® Quartus Prime |
16.1 |
18.1 |
Estado |
Producción |
Producción |
Entregas |
|
Baja latencia |
Las entregas para el cliente son las siguientes: Archivo de diseño (código fuente cifrado o lista de conexiones post-síntesis) Modelo de simulación para ModelSim*: Intel FPGA Edition Limitaciones de tiempo o diseño Documentación con control de revisión Archivo Readme.txt |
Y |
Y |
Cualquier producto adicional Para los clientes provistos con IP |
|
|
GUI de parametrización que permite al usuario final configurar IP |
Y |
Y |
Se habilitó el núcleo de PI que facilita la asistencia para el modo de evaluación de la PI de FPGA Intel® |
Y |
Y |
Idioma de origen |
Verilog |
Verilog |
Idioma de herramienta de prueba |
|
|
Se proporcionan los controladores del software |
N |
N |
Asistencia de SO para controladores |
|
|
Implementación |
Baja latencia |
|
Interfaz de usuario |
Avalon-ST (Datapath) Avalon-MM (administración) |
Avalon-ST (Datapath) Avalon-MM (administración) |
metadatos IP-XACT |
N |
N |
Verificación |
Baja latencia |
|
Compatible con simuladores |
Mentor Graphics* Synopsys* Cadence* |
Mentor Graphics* Synopsys* Cadence* |
Hardware validado |
Stratix® V |
Intel® Arria® 10 Intel® Stratix® 10 |
Se realizaron pruebas de cumplimiento estándares en el sector |
UNH IEEE 802.3 |
UNH IEEE 802.3 |
En caso afirmativo, ¿qué pruebas? |
Cláusulas 4, 31, 46 y 49 |
Cláusulas 4, 31, 46 y 49 |
De ser así, ¿en qué FPGAs Intel®? |
Stratix® V |
Stratix® V |
De ser así, fecha de cuándo se realizó |
2011 |
2015 |
De no ser así, ¿se planificó? |
|
|
Interoperabilidad |
|
Baja latencia |
Se realizaron pruebas de interoperabilidad en la PI |
Y |
N |
En caso afirmativo, ¿en qué FPGAs Intel®? |
Stratix® V |
|
Hay informes de interoperabilidad disponibles |
Y |
|
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- Kit de desarrollo de FPGA Intel® Stratix® 10 GX
- Kit de desarrollo de integridad de señal de transceptor Intel® Stratix® 10 GX
- Kit de desarrollo de integridad de señal Intel® Stratix® 10 TX
- Kit de desarrollo de integridad de señal de transceptor Intel® Arria® 10 GX
- Kit de desarrollo de FPGA Intel® Arria® 10 GX
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