Intel® FPGA IP JESD204C

Intel® FPGA IP JESD204C es una interfaz serie de punto a punto de alta velocidad para convertidores de digital a analógico (DAC) o de analógico a digital (ADC) para transferir datos a dispositivos FPGA.

Consulte la guía de usuario de Intel® FPGA IP JESD204C ›

Consulte la guía de usuario de ejemplo de diseño de Intel® Agilex™ FPGA IP JESD204C ›

Consulte la guía de usuario de ejemplo de diseño de Intel® Stratix® 10 FPGA IP JESD204C ›

Consulte la guía de usuario de Intel® FPGA IP JESD204B ›

Intel® FPGA IP JESD204C

La Intel® FPGA IP JESD204C incorpora lo siguiente:

  • Control de acceso a medios (MAC): capa de enlace de datos (DLL) y bloques de capa de transporte (TL) que controlan los estados de enlace.
  • Capa física (PHY): bloque de subcapa de codificación física (PCS) y de adjunto de medios físico (PMA)

Características

El núcleo Intel® FPGA IP JESD204C ofrece las siguientes características clave:

  • Velocidad de datos de hasta 32 Gbps en los dispositivos Intel® Agilex™ F-tile y de 28,9 Gbps en los dispositivos Intel® Agilex™ E-tile e Intel® Stratix® 10 E-tile.
  • Carriles únicos o múltiples (hasta 16 carriles por enlace)
  • Contador de reloj multibloque ampliado local (LEMC) basado en E=1 a 256
  • Alineación y supervisión de carriles serie
  • Sincronización de carriles
  • Diseño modular que es compatible con la sincronización multidispositivo
  • Particionamiento de MAC y PHY
  • Compatibilidad de latencia determinista
  • Codificación 64/66
  • Scrambling/descrambling
  • Interfaz de transmisión Avalon® para transmitir y recibir rutas de datos
  • Interfaz de mapeado de memoria Avalon® para registros de control/estado (CSR)
  • Generación dinámica de banco de pruebas de simulación
  • Modo de PMA TX vinculado y no vinculado
  • Compatibilidad opcional para ECC M20K DCFIFO
  • Opciones para la configuraciones de encabezado de sincronización
  • CRC-12
  • Canales de comando independientes

Métricas de calidad de IP

Aspectos básicos

Año en que se lanzó por primera vez la IP

2019

Versión más reciente compatible del software Intel Quartus Prime

22.2

Estado

Producir

Entregables

Los entregables de clientes incluyen los siguientes:

    Archivo de diseño (código fuente cifrado o lista de redes postsíntesis)

    Modelo de simulación para ModelSim* Edición Intel FPGA

    Limitaciones de tiempo y/o diseño

    Documentación con control de revisión

    Archivo léame

Y

Y

Y (incluido en la guía del usuario)

N

Cualquier entregable al cliente adicional proporcionado con la IP

N/C

GUI de parametrización que permite al usuario final configurar la IP

Y

El núcleo de IP está habilitado para ser compatible con el modo de evaluación de Intel FPGA IP

Y

Idioma fuente

Verilog y VHDL (a nivel de contenedor)

Idioma de banco de prueba

Verilog

Controladores de software proporcionados

N

Compatibilidad con el sistema operativo (SO) del controlador

N

Implementación

Interfaz de usuario

Avalon-ST (ruta de datos) y Avalon-MM (CSR)

Metadatos IP-XACT

N

Comprobación

Simuladores admitidos

VCS, VCSMX, NCSIM, MODELSIM, XCELLIUM

Hardware validado

Y, en los kits de desarrollo FPGA Intel

Pruebas de conformidad estándar de la industria realizadas

Y

Si sí, ¿qué prueba(s)?

Pruebas eléctricas

Si la respuesta es sí, ¿en qué dispositivo(s) de Intel FPGA?

Intel Stratix 10, Intel Agilex

Si sí, fecha de realización

N/C

Si no, ¿está planificado?

N/C

Interoperabilidad

IP se ha sometido a pruebas de interoperabilidad

Y

Si sí, en qué dispositivo(s) de Intel FPGA

Intel Stratix 10

Informes de interoperabilidad disponibles

Y