Warp FPGA IP Intel®
El Warp Intel® FPGA IP es un núcleo IP altamente optimizado para aplicar correcciones geométricas y distorsiones arbitrarias no lineales a una transmitir de vídeo en tiempo real.
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Guía del usuario de la suite de procesamiento de video y visión Intel® FPGA IP ›
Especificación del protocolo de transmisión de video para FPGA Intel® ›
Warp FPGA IP Intel®
Descripción general
El Warp Intel FPGA IP es un núcleo altamente optimizado para aplicar correcciones geométricas y distorsiones arbitrarias no lineales a una transmisión de vídeo en tiempo real de hasta 3840x2160 píxeles y hasta 60 fotogramas por segundo. La calidad máxima de imagen se logra mediante el filtrado por píxeles con una interpolación bicúbica en unos datos de vídeo de resolución de color completo 4:4:4 hasta 10 bits por plano de color. El Warp Intel FPGA IP se entrega con un conjunto de componentes de software, incluyendo un controlador de software que configura y controla todos los parámetros necesarios de la IP, un generador de datos warp y un ejemplo de generador de malla warp. El software puede implementarse en un sistema con un procesador Nios® II o SoC (recomendado).
Características
- Transformaciones y rotaciones arbitrarias warp
- Interfaz de memoria externa altamente optimizada
- escalado local de 0,5 a 2 veces
- Interpolación bicúbica por píxel de alta calidad
- Conjunto de coeficientes disponibles para una mayor calidad de filtro
- Buffering de datos completo para que la entrada y la salida puedan operar en dominios de reloj independientes
- Compatibilidad con un componente de 10 bits por color
- Admite hasta 2 píxeles en paralelo por procesamiento de reloj
- Baja latencia
- Admite resoluciones de hasta 3840 × 2160 a 60 fps y futura compatibilidad con hasta 8K a 60 fps
- Baja utilización de recursos FPGA
- Interfaz de E/S de vídeo AXI4 Stream
- Convertidores de protocolo de la interfaz de transmisión AXI4-Stream ↔ Avalon*
- Control de CPU con mapa de memoria Avalon e interfaces de memoria
Métricas de calidad de IP
Aspectos básicos |
|
|---|---|
Año en que se lanzó por primera vez la IP |
2021 |
Última versión del software de diseño Intel® Quartus® admitida |
21,3 |
Estado |
Producir |
Entregables |
|
Los entregables de clientes incluyen los siguientes: Archivo de diseño (código fuente cifrado o lista de redes postsíntesis) Limitaciones de tiempo y/o diseño Guía del usuario |
Sí |
Cualquier entregable al cliente adicional proporcionado con la IP |
Ejemplo de banco de pruebas y diseño |
GUI de parametrización que permite al usuario final configurar la IP |
Sí |
El núcleo IP está habilitado para compatibilidad con modo de evaluación de Intel FPGA IP |
Sí |
Idioma fuente |
Verilog |
Idioma de banco de prueba |
Verilog |
Controladores de software proporcionados |
Sí |
Compatibilidad de controlador con SO |
Sin software instalado |
Implementación |
|
Interfaz de usuario |
Protocolo de transmisión de vídeo Intel FPGA y mapa de memoria Intel Avalon |
Metadatos IP-XACT |
No |
Comprobación |
|
Simuladores admitidos |
VCS, VCS MX, Active-HDL, Riviera-PRO, Xcelium, Questa-Intel® FPGA Edition, Questa |
Hardware validado |
Intel® Arria® 10 GX |
Pruebas de conformidad estándar de la industria realizadas |
No |
Si sí, ¿qué prueba(s)? |
N/C |
Si la respuesta es sí, ¿en qué dispositivo(s) de Intel FPGA? |
N/C |
Si sí, fecha de realización |
N/C |
Si no, ¿está planificado? |
N/C |
Interoperabilidad |
|
IP se ha sometido a pruebas de interoperabilidad |
Sí |
Si sí, en qué dispositivo(s) de Intel FPGA |
Intel® Cyclone® 10, Intel® Arria® 10, Intel® Stratix® 10, Intel® Agilex™ |
Informes de interoperabilidad disponibles |
No |
Ejemplo de diseño
Basado en el diseño de conversión de formato de video UHD HDMI 2.0 de Intel® Arria® 10 con un canal de video simplificado y controles adicionales para operar y programar la PI.
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