FPGA de sistemas integrados en chip y FPGA Cyclone® V

Las Cyclone® V FPGAs tienen una energía total más baja en comparación con la generación anterior, capacidades de integración lógica eficiente, variantes de transceptor integrado y variantes de FPGA dispositivo de sistema integrado en chip con un sistema de procesador duro (HPS) basado en ARM*. La familia de productos se recomienda para aplicaciones y diseños Intel Edge-Centric.

Elija entre las siguientes variantes: Cyclone® VE FPGAs solo con lógica, Cyclone® V GX FPGAs con transceptores de 3,125 Gbps, Cyclone® V GT FPGAs con transceptores de 6,144 Gbps, Cyclone® V SE dispositivo de sistema integrado en chips con sistema de procesador duro (HPS) basado en ARM* y lógica, Cyclone® V SX dispositivo de sistema integrado en chips con HPS basado en ARM* y transceptores de 3,125 Gbps y Cyclone® V ST dispositivo de sistema integrado en chips con HPS basado en ARM* y transceptores de 6,144 Gbps.

Consulte también: Cyclone® V FPGA Software de diseño, Tienda de diseño, Descargas, ComunidadyAsistencia.

FPGA de sistemas integrados en chip y FPGA Cyclone® V

Arquitectura de familia

La arquitectura central de Cyclone® V FPGA comprende lo siguiente:

  • Hasta 300 000 elementos lógicos equivalentes (LE) dispuestos como columnas verticales de módulos lógicos adaptativos (ALMs).
  • Hasta 12 Mb de memoria integrada organizada como bloques de 10 Kb (M10K).
  • Hasta 1,7 Mb de bloques de matriz lógica de memoria distribuida (MLABs).
  • Hasta 342 bloques de procesamiento de señal digital (DSP) de precisión variable que pueden implementar hasta 684 multiplicadores integrados de 18x18.
  • Ocho bucles de sincronización de fase (PLLs) de síntesis de reloj fraccional.

Todos estos recursos lógicos están interconectados a través de una red de reloj altamente flexible, con más de 30 árboles de reloj globales y una versión optimizada de energía de la arquitectura de enrutamiento MultiTrack de alto desempeño de Intel.

Soporte de interfaz flexible

Las Cyclone® V FPGAs brindan soporte de interfaz flexible con hasta 12 transceptores de 5 Gbps en el lado izquierdo de la matriz. El tejido central de lógica y enrutamiento está rodeado de elementos de E/S y PLL. Los dispositivos Cyclone® V tienen de dos a ocho PLL. Los elementos de E/S admiten LVDS de 840 MHz y 800 Mbps de ancho de banda de memoria externa. Estos elementos de E/S brindan compatibilidad con todos los estándares de E/S diferenciales y de extremo único principales, incluido LVTTL de 3,3 V con una potencia de unidad de hasta 16 mA.

IP duro abundante

Las Cyclone® V FPGA incluyen bloques de propiedad intelectual (IP) duros, como un HPS basado en ARM*, hasta dos bloques de IP duros PCI Express* (PCIe*) y hasta dos controladores de memoria multipuerto reforzados. El bloque PCIe endurecido admite anchos de hasta cuatro carriles para Gen1 y cuatro carriles para aplicaciones Gen2, y ahora incluye soporte multifunción. El soporte multifunción permite que hasta ocho periféricos compartan un solo enlace PCIe con un mapa de memoria individual y registros de control y estado (CSR) para simplificar el desarrollo de controladores de software. El controlador de memoria multipuerto reforzado puede arbitrar entre hasta seis maestros diferentes y ofrece reordenación de comandos y datos para maximizar la eficiencia de su enlace DRAM.

Seguridad del diseño

Para proteger sus valiosas inversiones en IP, las Cyclone® V FPGAs también brindan la protección de diseño más completa disponible en FPGA, incluido el cifrado de flujo de bits del estándar de cifrado avanzado (AES) de 256 bits, la protección del puerto JTAG, el oscilador interno, la puesta a cero (borrado activo) y funciones de verificación de la redundancia cíclica (CRC).

La IP del controlador de memoria multipuerto admite las siguientes funciones:

  • Parámetros de temporización configurables por el usuario establecidos durante la compilación o durante la operación de FPGA.
  • Compatibilidad con un dispositivo de memoria de hasta 4 Gb por selección de chip.
  • Dos selecciones de chip.
  • Ancho de memoria configurable de 8, 16, 24, 32 y 40 bits.
  • Compatibilidad con código de corrección de errores (ECC) duro para anchos de datos de 16 y 32 bits.
  • Configuración de puerto de interfaz de estructura flexible con hasta seis puertos de comando y hasta 256 bits de datos.
  • Vinculación de dos controladores para dar servicio a aplicaciones de mayor ancho de banda mediante la creación de una memoria x64 virtual.
  • Ahorro de energía DRAM, incluida la actualización automática y el apagado profundo.

El controlador de memoria multipuerto consta de dos bloques principales, como se muestra en el diagrama de arquitectura del controlador de memoria multipuerto:

  • Front-end multipuerto: maneja el arbitraje de lecturas y escrituras de memoria entre hasta seis maestros.
  • PHY: interfaces entre el controlador de memoria y los dispositivos de memoria. Realiza las operaciones reales de lectura y escritura hacia y desde la memoria externa.

El front-end multipuerto proporciona las siguientes funciones de arbitraje y reordenación:

  • Reordenación de comandos y datos para aumentar la eficiencia del bus.
  • Ejecución desordenada de comandos DRAM.
  • Detección de colisiones y devolución de resultados en orden.
  • Soporte de prioridad dinámicamente configurable con programación de prioridad absoluta y relativa.

La interfaz PHY en el controlador de memoria multipuerto ofrece las siguientes funciones de calibración para la secuenciación de datos y el control de tiempo:

  • Búfer FIFO de lectura endurecido en la ruta del registro de entrada.
  • Registros DDR dedicados en los elementos E/S.
  • Retrasos de corrección dinámicos con resolución de 25 ps para optimizar la ventana de muestreo.
  • Circuito de ajuste de sesgos para permitir la calibración de la ruta completa desde la lógica FPGA al dispositivo de memoria en las rutas de lectura y escritura.
  • Calibración de terminación en chip para limitar la variación de impedancia de terminación.
  • Terminación dinámica en chip para cambiar entre terminación en serie y en paralelo para una integridad de señal óptima.
  • Cadena de retardo DLL para cambios de fase DQS con compensación de temperatura.

La IP dura del controlador de memoria multipuerto en Cyclone® V FPGA es compatible con DDR3 SDRAM, DDR2 SDRAM y LPDDR2 (solo soporte de rango único). Cyclone® V FPGA también es compatible con los controladores de memoria de software para las interfaces de memoria mencionadas.

Consumo

Consumo de energía del Cyclone® V en comparación con los FPGAs de la generación anterior

Beneficios del bajo consumo

La combinación de una mayor integración y un Cyclone® V FPGA de bajo consumo da como resultado beneficios significativos a nivel de sistema para una variedad de aplicaciones:

Estimación y análisis precisos de energía

Intel facilita la estimación y el análisis de energía desde el concepto de diseño hasta la implementación, con las herramientas de diseño de administración de energía más precisas y completas de la industria. Intel ofrece los siguientes recursos de estimación y análisis de energía:

Al diseñar, puede utilizar el estimador de potencia inicial (EPE) durante la fase de concepto de diseño y el analizador de potencia durante la fase de implementación del diseño. El EPE es una herramienta de análisis basada en una hoja de cálculo que permite un alcance temprano de la energía en función de la selección del dispositivo y del paquete, las condiciones de funcionamiento y la utilización del dispositivo. Los modelos de energía en el EPE están correlacionados con el silicio, lo que garantiza una estimación precisa del consumo de energía de su diseño.

El analizador de energía es una herramienta de análisis de energía mucho más detallada que utiliza la ubicación y el enrutamiento del diseño real, la configuración lógica y las formas de onda simuladas para estimar la potencia dinámica con mucha precisión. El analizador de energía, en conjunto, proporciona una precisión de aproximadamente el 10 por ciento cuando se utiliza con información de diseño precisa. Los modelos de potencia del software Intel® Quartus® Prime están correlacionados con mediciones de silicio basadas en más de 5000 configuraciones de prueba por circuito.

A lo largo del proceso de diseño, el Centro de recursos de administración de energía proporciona información útil sobre energía, administración térmica y administración del suministro de energía.

Optimización del software Intel® Quartus® Prime

Los detalles de implementación del diseño pueden mejorar el desempeño, minimizar el área y reducir la energía. Históricamente, las compensaciones de desempeño y área se han automatizado dentro del nivel de transferencia de registro (RTL) a través del flujo de diseño de lugar y ruta. Intel ha tomado una posición de liderazgo al llevar la optimización de energía al flujo de diseño. Las herramientas de optimización del software Intel® Quartus® Prime utilizan automáticamente las capacidades de la arquitectura Cyclone® V para reducir aún más la energía, lo que da como resultado un consumo de energía total hasta un 10 por ciento menor cuando están habilitadas.

La optimización del software Intel® Quartus® Prime tiene muchas optimizaciones automáticas de energía que son transparentes para usted, pero proporcionan una utilización óptima de los detalles de la arquitectura FPGA para minimizar la energía, que incluyen:

  • Transformar los principales bloques funcionales.
  • Asignar memorias RAM de los usuarios para que usen menos energía.
  • Reestructurar la lógica para reducir la energía dinámica.
  • Seleccionar correctamente las entradas lógicas para minimizar la capacitancia en redes de alta alternancia.
  • Reducir la demanda de área y cableado para la lógica central con el fin de minimizar la energía dinámica en el enrutamiento.
  • Modificar la ubicación para reducir la energía de reloj.

Sistema del procesador duro Cyclone® V dispositivo de sistema integrado en chip

Características HPS

Procesador ARM* Cortex-A9 MPCore de doble núcleo y 925 MHz Cada núcleo de procesador incluye:

  • 32 KB de caché de instrucciones L1, 32 KB de caché de datos L1.
  • Unidad de punto flotante de precisión simple y doble y motor de medios NEON*.
  • Tecnología de depuración y rastreo CoreSight*.
  • 512 KB de caché L2 compartido.
  • 64 KB de memoria RAM temporal.
  • Controlador SDRAM multipuerto compatible con DDR2, DDR3, DDR3L y LPDDR2 y soporte opcional con código de corrección de errores (ECC).
  • Controlador de acceso directo a memoria (DMA) de 8 canales.
  • Controlador flash QSPI.
  • Controlador flash NAND con DMA.
  • Controlador SD/SDIO/MMC con DMA.
  • 2 controles de acceso a medios (MAC) Ethernet 10/100/1000 con DMA.
  • 2 controladores USB On-the-Go (OTG) con DMA.
  • 4 controladores I2C.
  • 2x UART.
  • 2 periféricos maestros de interfaz periférica en serie (SPI), 2 periféricos subordinados SPI.
  • Hasta 134 E/S de propósito general (GPIO).
  • 7 temporizadores de propósito general.
  • 4 temporizadores de vigilancia.

FPGA Cyclone® IV GX: descripción general del transceptor

No todos los transceptores de bajo costo se crean por igual. La familia de Cyclone® V FPGA tiene una flexibilidad que lo ayuda a utilizar completamente todos los recursos de transceptores disponibles y mantener los diseños en un dispositivo más pequeño y de menor costo. Las Cyclone® V FPGAs brindan la mayor flexibilidad en la implementación de protocolos independientes, implementando protocolos patentados con componentes básicos reforzados, todo con la energía más baja posible.

Al proporcionar las FPGAs de menor consumo y costo más bajo del mercado, la familia FPGA Cyclone® V de Intel amplía la serie FPGA Cyclone®. El liderazgo en transceptores de Intel se reafirma con el envío real de E/S de transceptores en funcionamiento dentro de un diseño FPGA. Mire el video a continuación para ver las FPGA Cyclone® V en acción.

La serie Cyclone® V FPGA ofrece dos variantes para satisfacer sus necesidades de diseño, las FPGA Cyclone® V GX con transceptores de hasta 3,125 G y las FPGA Cyclone® V GT con transceptores de hasta 6,144 G.

Características clave del transceptor

  • Hasta doce transceptores que admiten velocidades de datos de 600 Mbps a 3,125 Gbps o 6,144 Gbps.
  • Ruta de datos del transceptor flexible y fácil de configurar para implementar protocolos propietarios y estándar de la industria.
  • Configuraciones de preénfasis programables y voltaje de salida diferencial ajustable (VOD) para mejorar la integridad de la señal (SI).
  • Ecualización del receptor controlada por el usuario para compensar las pérdidas dependientes de la frecuencia en el medio físico.
  • Reconfiguración dinámica del transceptor para admitir múltiples protocolos y velocidades de datos en el mismo canal sin reprogramar la FPGA
  • Compatibilidad con funciones de protocolo como el reloj de espectro de extensión en configuraciones PCI Express* (PCIe*), Common Public Radio Interface (CPRI), DisplayPort, V-by-One y SATA.
  • Circuito dedicado compatible con la interfaz física para PCIe*, XAUI y Gbps Ethernet (GbE).
  • Interfaz PIPE que se conecta directamente a PCIe* Gen1 (2,5 Gbps) y Gen2 (5 Gbps) de propiedad intelectual (IP) integrada para admitir aplicaciones de puerto raíz o punto final x1, x2 o x4 compatibles con PCI-SIG*.
  • Ordenamiento de bytes incorporado de modo que un marco o paquete se inicie siempre en un carril de bytes conocido
  • Codificador y decodificador 8B/10B que realiza codificación de 8 a 10 bits y decodificación de 10 a 8 bits.
  • Reguladores de fuente de alimentación on-die para bomba de carga de bucle de enganche de fase (PLL) de transmisor y receptor y oscilador controlado por voltaje (VCO) para una inmunidad superior al ruido.
  • Desacoplamiento de la fuente de alimentación en el chip para satisfacer los requisitos de corriente transitoria a frecuencias más altas, lo que reduce la necesidad de condensadores de desacoplamiento integrados.
  • Funciones de diagnóstico como bucle invertido serial, bucle invertido paralelo, bucle invertido serial inverso y capacidad de maestro y subordinado de bucle invertido en el bloque de IP duro PCIe* compatible con PCI-SIG*.

El diagrama de bloques de PCS muestra los transceptores FPGA Cyclone® V, tanto el accesorio de medio físico (PMA) como la subcapa de codificación física (PCS). Los bloques dentro de las PCSs pueden ser ignorados, lo cual depende de tus requisitos.