FPGA Arria® V y dispositivo de sistema integrado en chip FPGA

La familia FPGA Arria® V ofrece el ancho de banda más alto y la energía total más baja para aplicaciones de rango medio, como unidades de radio remotas, tarjetas de línea 10G/40G y equipos de transmisión de estudio. Hay cinco variantes específicas, incluidas las variantes dispositivo de sistema integrado en chip con un sistema de procesador duro (HPS) ARM* Cortex*-A9 de doble núcleo para satisfacer mejor sus necesidades de desempeño, energía e integración.

Consulte también: FPGA Arria® V Software de diseño, Tienda de diseño, Descargas, ComunidadyAsistencia

FPGA Arria® V y dispositivo de sistema integrado en chip FPGA

Variaciones de la familia

Característica FPGA Arria® V GZ FPGA Arria® V GT FPGA Arria® V GX dispositivo de sistema integrado en chip Arria® V ST dispositivo de sistema integrado en chip Arria® V SX
ALMs (K) 170 190 190 174 174
DSP de precisión variable 1,139 1,156 1,156 1,068 1,068
Bloques M20K 1.700 - - - -
Bloques M10K - 2,414 2,414 2,282 2,282
Velocidad de interfaz de memoria DDR3 800 MHz 667 MHz 667 MHz 667 MHz 667 MHz
Controladores de memoria física - 4 4 4 4
Transceptores (Gbps) 12,5 Gbps 10,3125 6,5536 10,3125 6,5536
Bloque IP reforzado PCI Express® (PCIe*) Gen3/2/1 1 - - - -
Bloques IP reforzados PCIe* Gen2/1 - 2 2 2 2
Seguridad del diseño x x x x x
Mitigación de Single Event Upset (SEU) x x x x x

Arquitectura Arria® V

Transceptores flexibles

Ya sea que necesite algunos canales de transceptores o hasta 36, las FPGA Arria® V brindan soluciones de transceptores para cumplir con sus requisitos de desempeño y energía para brindar exactamente lo que necesita para tener éxito. El reloj flexible, la integridad superior de la señal (SI), los transceptores de menor energía y la mayor cantidad de transceptores son solo algunas de las formas en que las FPGA Arria® V se han diseñado para aplicaciones sensibles a la energía y de gran ancho de banda.

Cada transceptor FPGA Arria® V consta de un accesorio de medios físicos, una subcapa de codificación física y bloques de IP reforzados con flexibilidades de reloj adicionales y más canales independientes. Cada canal tiene PMA y PCS completos junto con un PLL CDR independiente dedicado de recepción análoga. Para que a los diseñadores les resulte más fácil alcanzar velocidades de transceptor de hasta 12,5 Gbps, controlar hasta 40" de backplane e implementar PCIe* Gen3, Arria® V GZ contiene una serie de características adicionales.

*Nota: Arria® V GX y GT no tienen Adaptive LinearEQ, EyeQ, PCIe* Gen3 y la IP reforzada seleccionada que tiene Arria® V GZ.

Optimizado para bajo consumo y bajo costo del sistema

  • Un solo canal de 10,3125 Gbps consumirá < 165 mW de energía.
  • Un solo canal de 12,5 Gbps consumirá < 200 mW de energía.
Características Arria® V GZ Arria® V GT Arria® V GX
Número máximo de transceptores 36 36 36
Transceptores con capacidad de backplane de 12,5 Gbps x - -
Transceptores de 10,3125 Gbps para aplicaciones SFF-8431 x x -
6,375 transceptores con capacidad de backplane x x x
Ecualización lineal de tiempo continuo - Receptor de ecualización lineal de 4 etapas x - -
Ecualización de retroalimentación de decisión - Ecualizador digital de 5 toques del receptor x - -
Ecualización adaptativa: ajuste automático de ecualización x - -
Ecualizador lineal - x x
Preénfasis de ecualización de transmisión (4-Tap) x - -
Preénfasis de ecualización de transmisión (3-Tap) - x x
PLL de transmisión de oscilador de anillo x x x
PLLs del oscilador LC x - -
Instrumentación on-die (monitor ocular de datos EyeQ) x - -

Bloque DSP de precisión variable

Para satisfacer las demandas de procesamiento de señales de mayor precisión, hemos desarrollado el primer bloque de procesamiento de señales digitales (DSP) de precisión variable de la industria. Este bloque integrado, parte de la cartera DSP de 28 nm de FPGA Stratix® V, Arria® V y Cyclone® V, permite que cada bloque se configure en tiempo de compilación en un modo de 18 bits o en un modo de alta precisión.

Con el bloque DSP de precisión variable, las FPGA Arria® V y Cyclone® V admiten, bloque por bloque, varias precisiones que van desde 9 bits x 9 bits hasta punto flotante de precisión simple (multiplicación de mantisa) dentro de un solo bloque DSP. Esto te libera de las restricciones de arquitectura FPGA, permitiéndote usar la precisión óptima en cada etapa de la ruta de datos del DSP. Además, te verás beneficiado por un incremento en el desempeño del sistema y una reducción tanto en el consumo de energía como en las restricciones de arquitectura.

El bloque DSP de precisión variable en las FPGA Arria® V y Cyclone® V está optimizado para proporcionar las siguientes mejoras:

  • 108 entradas, 74 salidas.
  • Modo de multiplicación 18x19, lo que permite que el agregador previo use dos entradas de 18 bits.
  • Segundo acumulador opcional (registro de retroalimentación) para filtrado serial complejo.
  • Multiplicadores independientes dobles de 18x19.
  • No hay restricciones en el uso de agregador previo duro y coeficientes externos en modo de 18 bits.

Rango de precisión del multiplicador FPGA Arria® V y Cyclone® V en modos de bloque único y múltiple

Multiplicadores FPGA Arria® V y Cyclone® V en modo de bloque único

Número de multiplicadores

Precisión de multiplicador

Tres multiplicadores independientes

9x9

Dos multiplicadores en modo de suma

18x19

Dos multiplicadores independientes

18x19

Un multiplicador asimétrico independiente

18x36 (requiere lógica adicional fuera del bloque DSP)

Un multiplicador independiente de alta precisión

27x27

Multiplicadores FPGA Arria® V y Cyclone® V en modo de bloques múltiples

Tipo de multiplicadores

Número de bloques necesarios

Un multiplicador independiente de 36x36

2 (requiere lógica adicional fuera del bloque DSP)

Un multiplicador independiente de 54x54

4 (requiere lógica adicional fuera del bloque DSP)

Un multiplicador complejo de 18x18

2

Un multiplicador complejo de 18x25

4 (requiere lógica adicional fuera del bloque DSP)

Un multiplicador complejo de 18x36

4 (requiere lógica adicional fuera del bloque DSP)

Un multiplicador complejo de 27x27

4

Bus de cascada

Todos los modos cuentan con un acumulador de 64 bits y cada bloque DSP de precisión variable viene con un bus de cascada de 64 bits que permite la implementación de procesamiento de señal de precisión incluso mayor al poner múltiples bloques en cascada empleando un bus dedicado.

La arquitectura DSP de precisión variable posee retrocompatibilidad. Puede admitir eficientemente aplicaciones DSP existentes de 18 bits, como el procesamiento de video de alta definición, conversión digital ascendente o descendente y filtrado multivelocidad.

Sistema de procesador duro dispositivo de sistema integrado en chip FPGA

Características HPS

  • Cada núcleo de procesador incluye:
  • Caché de instrucciones L1 de 32 KB, caché de datos L1 de 32 KB
  • Unidad de punto flotante de precisión simple y doble y motor de medios NEONTM
  • Tecnología de depuración y seguimiento CoreSightTM
  • 512 KB de caché L2 compartida con compatibilidad con código de corrección de errores (ECC)
  • 64 KB de memoria RAM temporal con compatibilidad con ECC
  • Controlador SDRAM multipuerto con soporte para DDR2, DDR3 y LPDDR2, así como soporte ECC opcional
  • Controlador de acceso directo a memoria (DMA) de 8 canales
  • Controlador de flash QSPI
  • Controlador flash NAND con DMA
  • Controlador SD/SDIO/MMC con DMA
  • 2x 10/100/1000 Ethernet control de acceso a medios (MAC) con DMA
  • 2 controladores USB On-The-Go (OTG) con DMA
  • 4 controladores I2C
  • 2x UART
  • 2 periféricos maestros de interfaz periférica en serie (SPI), 2 periféricos subordinados SPI
  • Hasta 134 E/S de uso general (GPIO)
  • 7x temporizadores de propósito general
  • 4x temporizadores de vigilancia

Red troncal de interconexión HPS a FPGA de gran ancho de banda

Aunque el HPS y el FPGA pueden funcionar de forma independiente, están estrechamente acoplados a través de una interconexión de sistema de gran ancho de banda construida a partir de puentes de bus ARM* AMBA* AXI de alto desempeño. Los maestros de bus IP en la estructura FPGA tienen acceso a los subordinados de bus HPS a través de la interconexión de FPGA a HPS. Asimismo, los maestros de bus HPS tienen acceso a los esclavos de bus en la estructura FPGA a través del puente HPS a FPGA. Ambos puentes son compatibles con AMBA AXI-3 y admiten transacciones simultáneas de lectura y escritura. Un puente HPS a FPGA liviano adicional de 32 bits proporciona una interfaz de baja latencia entre el HPS y los periféricos en la estructura FPGA. Hasta seis maestros FPGA pueden compartir el controlador HPS SDRAM con el procesador. Además, el procesador se puede utilizar para configurar la estructura FPGA bajo el control del programa a través de un puerto de configuración de 32 bits dedicado.

  • HPS a FPGA: interfaz AMBA AXI configurable de 32, 64 o 128 bits optimizada para ancho de banda alto
  • FPGA a HPS: interfaz AMBA AXI configurable de 32, 64 o 128 bits optimizada para ancho de banda alto
  • Ligero HPS a FPGA: interfaz AMBA AXI de 32 bits optimizada para baja latencia
  • Controlador SDRAM de FPGA a HPS: interfaces multipuerto configurables con 6 puertos de comando, 4 puertos de datos de lectura de 64 bits y 4 puertos de datos de escritura de 64 bits
  • ~Administrador de configuración de FPGA de 32 bits

La familia de FPGA Arria® V de 28 nm ofrece las FPGA de menor energía y mayor ancho de banda para aplicaciones de gama media, como unidades de radio remotas, tarjetas de línea de 10G/40G y mezcladores de estudio. Una oferta integral de cinco variantes de dispositivos permite a los diseñadores elegir de manera óptima una solución que cumpla con sus requisitos de precio, desempeño y energía. Consulte las tablas a continuación para obtener una descripción general de las opciones de paquetes y familias de dispositivo de sistema integrado en chip y FPGA Arria® V.

Asistencia >

Dispositivo Encapsulado Marca de velocidad
Arria® V GZ F780, F1152, F1517 C3, C4, I3L, I4
Arria® V SX/GX/ST/GT F672, F896, F1152, F1517 C4, C5, C6, I3, I5