Diseño militar, aeroespacial y gubernamental de FPGA
Ejemplos de diseño de Direct RF
Vea los videos destacados o lea las notas sobre las soluciones.
Video de diseño de funciones de agilidad y banda ancha para las FPGAs Intel® serie Direct RF
Video de ejemplo de diseño de cabina ADC/DAC
Video de ejemplo de diseño de canalizador de banda ancha
Video de ejemplo de diseño de formador de haz con retardo de tiempo
Notas sobre soluciones |
Descripción |
Funciones |
Aplicaciones |
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Para ayudar a los nuevos usuarios a comprender más rápido las capacidades de las FPGAs Intel® serie Direct RF y permitir una capacidad de evaluación inmediata, Intel desarrolló un ejemplo de diseño de cabina de convertidor de analógico a digital (ADC) o convertidor de digital a analógico (DAC). Este diseño cuenta con una interfaz gráfica de usuario (GUI) para explorar y configurar los bloques de mosaicos analógicos con diversos ajustes. Entre ellos se incluyen la configuración de los modos de decimación o interpolación de los convertidores ascendentes y descendentes, la frecuencia central de curso y los sintonizadores finos, la configuración de los modos de bucle invertido, la frecuencia de muestreo, etc. |
Frecuencia de muestreo de hasta 64 GSPS Configuración de NCO Configuración de los modos de decimación/interpolación Visor de formas de onda ADC Generador de formas de onda DAC Sincronización de varios puertos Caracterización del desempeño de RF Compatible con los kits de desarrollo de la FPGA Intel® Stratix® 10 serie AX y la FPGA Intel Agilex® 9 |
Evaluación de ADC/DAC |
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Para mostrar las capacidades de las FPGAS Intel® serie Direct RF, Intel desarrolló un ejemplo de diseño de canalizador de banda ancha. Este diseño presenta un banco de filtros polifásicos desarrollado mediante la herramienta de diseño del Generador de DSP para dispositivos FPGA Intel® orientada a los desarrolladores de DSP. Los datos del convertidor de analógico a digital (ADC) se transmiten al bloque canalizador, que incluye un prototipo de filtro polifásico y un bloque FFT de 64 fases. | Frecuencia de muestreo de 64 GSPS Visor espectral dinámico Visor de espectrogramas Generador de DSP para dispositivos FPGA Intel Compatible con los kits de desarrollo de la FPGA Intel® Stratix® 10 serie AX y la FPGA Intel Agilex® 9 |
Contramedidas electrónicas Equipos de prueba y medición Sistemas de comunicación |
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Formador de haz con retardo de tiempo | La formación digital de haces con retardo de tiempo ofrece una resolución angular arbitraria, haces simultáneos en ángulos diferentes y no compromete la calidad. Este diseño incorpora un filtro remuestreador de retardo fraccional de superfrecuencia de muestreo en el motor de retardo de tiempo desarrollado mediante la herramienta de diseño del Generador de DSP para dispositivos FPGA Intel® orientada a los desarrolladores de DSP. Hay cuatro instancias del motor de retardo de tiempo para admitir cuatro haces simultáneos, en los que cada haz es independiente y se controla por separado. |
Frecuencia de muestreo de 64 GSPS Matriz de 8 elementos de recepción 14 haces con un ancho de banda de 1,6 GHz Filtro de retardo fraccional Sincronización de matriz en fase de recepción Generador de DSP para dispositivos FPGA Intel |
Matriz activa escaneada electrónicamente (AESA) Radar y sonar Comunicación de banda ancha Radioastronomía |
Sincronización de varios dispositivos | Para mostrar la capacidad de sincronización de la FPGA Intel® serie Direct RF, Intel desarrolló un ejemplo de diseño de sincronización de varios dispositivos. Este diseño demuestra el enlace de latencia determinista entre dos nodos de convertidor de analógico a digital (ADC) o convertidor de digital a analógico (DAC) mediante el protocolo JESD204C subclase 1, la alineación de latencia y la alineación de fases entre diferentes puertos en dispositivos locales y remotos. | Frecuencia de muestreo de 51,2 GSPS Sincronización de matriz en fase de recepción y transmisión Interconexión de FPGA determinista |
Matriz activa escaneada electrónicamente (AESA) Radar y sonar Contramedidas electrónicas |
Funciones de banda ancha y agilidad | Las funciones de banda ancha y agilidad del ejemplo de diseño demuestran la capacidad de salto de frecuencia en la FPGA Intel® Direct RF y cómo esta capacidad, combinada con el monitoreo de banda ancha, puede ser una ventaja significativa para ciertas aplicaciones. | Compatibilidad con frecuencia de muestreo de 64 GSPS Receptor primario de banda ancha: IBW de 32 GHz Banda estrecha secundaria: IBW de 4 GHz Salto de frecuencia de agilidad Flujo de calibración de ADC de agilidad Medición de latencia en tiempo de ejecución Visor de señales Kits de desarrollo de la FPGA Intel® Stratix® 10 serie AX y la FPGA Intel Agilex® 9 |
Sistemas de radar Sistemas de guerra electrónica (EW) Sistemas de comunicación |
Clasificación de formas de onda | Intel® FPGA AI Suite se puede utilizar en el diseño de la FPGA para procesar una transmisión en tiempo real de una señal analógica. Intel desarrolló un ejemplo de clasificación de formas de onda que muestra cómo clasificar el tipo de modulación de la señal de radiofrecuencia mediante una red neuronal especialmente entrenada. La señal analógica modulada se muestrea mediante un convertidor analógico/digital integrado, pasa por un procesamiento previo de señal digital y se introduce en Intel® FPGA AI Suite IP, donde se ejecuta la inferencia de red neuronal. | 1 canal de recepción en A-tile de Intel® Stratix® 10 serie AX en modo x32 a 48 GSPS Aplicación integrada con FPGA de sistema integrado en chip con Intel FPGA AI Suite IP Clasifique las señales de radiofrecuencia en tiempo real mediante una red neuronal convolucional con Intel FPGA AI Suite IP y OpenVINO Preprocesamiento de transmisión con aumento de datos en línea Conjunto de datos EagleNet con 7 clases de formas de onda: AM, FM, CW, OFDM, QPSK, rampa, ruido de fondo Kit de desarrollo de FPGA Intel® Stratix 10® serie AX |
Radar y contramedidas electrónicas Sistemas de comunicación |
Contenido destacado
Ejemplos de diseño de aplicaciones
Los siguientes ejemplos de diseño contienen diseños altamente parametrizados con simulación o implementación en hardware que funcionan con una placa de desarrollo Intel® FPGA. Para obtener más información, comuníquese con Intel.
Hoja de especificaciones |
Descripción |
Funciones |
Aplicaciones |
Fecha de publicación |
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Banco de filtros de síntesis de reconstrucción perfecta | Este ejemplo de diseño demuestra la implementación eficiente de un banco de filtros de síntesis, conocido como canalizador inverso. Muestra una implementación parametrizable en el Generador de DSP para dispositivos FPGA Intel® que se puede ajustar a las aplicaciones del usuario final. El funcionamiento del banco de filtros se muestra en una aplicación de radio cognitiva, donde se requiere una reconstrucción perfecta de la señal. | Frecuencia de muestreo: 4 GSPS Modulación: QPSK / 64QAM / 64QAM Velocidad de símbolos: 0,125 / 0,25 / 0,5 / 1,0 / 2,0 / 4,0 GSPS (factor de atenuación: 0,15 / 0,25 / 0,5) Número de canales: 64 / 128 / 256 reconfigurable en tiempo de ejecución Procesamiento de frecuencias para una aplicación de radio cognitiva Visor de señales Kit de desarrollo de FPGA Intel Agilex® 7 |
Procesamiento de frecuencias para una aplicación de radio cognitiva Procesamiento de audio e imagen Radar Sistema de guerra electrónica (EW) |
Enero de 2024 |
Canalizador con sobremuestreo y superposición espacial de entradas | Este es un subconjunto del canalizador de sobremuestreo SSR de banda ancha. La arquitectura de implementación de un canalizador de sobremuestreo puede ser muy diferente dependiendo de la frecuencia de muestreo de entrada, el número de canales y el número de muestras superpuestas. En esta arquitectura, el número de canales FFT es bajo, el número de muestras superpuestas es menor que el número de rutas paralelas. Las entradas superpuestas ocurren a través de las rutas paralelas, de ahí el término "superposición espacial". | Arquitectura paralela eficiente Entrada compleja o real Reloj de funcionamiento independiente de la frecuencia de muestreo |
Contramedidas electrónicas Radar Sistemas de comunicación |
Noviembre 2023 |
Este diseño presenta un banco de filtros polifásicos desarrollado mediante la herramienta de diseño del Generador de DSP para dispositivos FPGA Intel® orientada a los desarrolladores de DSP. Los datos del generador de señales en chip se transmiten al bloque canalizador que incluye conmutador, filtros polifásicos, desplazador circular y bloque FFT. La salida capturada del canalizador se carga al host y se presenta en visores, a la vez que muestra algunas métricas clave de la calidad de la señal. El diseño del canalizador sobremuestreado incluye un generador de señales en chip, que puede proporcionar un estímulo programable al sistema del canalizador, lo que hace que el ejemplo de diseño se ejecute sin generador de señales externo ni ADC. |
Compatibilidad con la frecuencia de muestreo: 24 GSPS Admite 256 canales Infraestructura de procesamiento de señales polifásicas Vista dinámica del espectro/espectrograma Vista de la forma de onda en el dominio del tiempo Mediciones de desempeño de la radiofrecuencia Generador de señales en chip Kit de desarrollo de FPGA Intel® Agilex™ |
Radar y contramedidas electrónicas Equipos de prueba y medición Sistemas de comunicación |
junio del 2022. |
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El diseño de ejemplo del formador de haz adaptativo MVDR muestra una implementación eficiente de la formación de haz adaptativo en FPGAs Intel®. El formador de haz adaptativo logra una calidad de señal óptima desde la dirección deseada, mientras que suprime las interferencias de la dirección no deseada. MVDR se basa en el método Sample-Matrix-Inversion, donde los pesos de formación de haces se calculan basándose en la observación directa del medio ambiente. | Algoritmo de MVDR Matriz en fase lineal Tamaño de matriz 8 y 64 Adaptación multihaz Intel Code Builder para la interfaz de programación de aplicaciones (API) OpenCL ™ Kit de desarrollo de FPGA Intel® Arria® 10 |
Radar Sonar Contramedidas electrónicas Sistemas de comunicación Matrices de micrófonos |
Julio 2019 |
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Channelizer es un receptor de banda ancha que divide un ancho de banda amplio en bandas de interés individuales. Como resultado de la ganancia de procesamiento, las señales de baja relación señal/ruido (SNR) se pueden detectar de manera confiable en subcanales individuales. |
IP de transformada rápida de Fourier (FFT) de frecuencia de super muestra programable IP de banco de filtros polifásico programable FFT optimizado para muestras de entrada reales Interfaz JESD204B para dispositivos analógicos * Convertidor analógico a digital (ADC) de doble canal de 14 bits 3GSPS AD9208 FPGA Intel® Stratix® 10 |
Sistemas de comunicación de banda ancha Sistema de cable Equipo de medición |
Septiembre de 2018 |
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El diseño de ejemplo de clasificación de forma de onda de Intel Radar está diseñado para reconocer firmas micro-Doppler únicas de diferentes objetivos que utiliza un modelo de red neuronal convolucional (CNN). |
Clasificación micro-Doppler Reconocimiento de forma de onda de radar en tiempo real Distribución Intel del kit de herramientas OpenVINO™ Placa del kit de desarrollo de FPGA Intel® Arria® 10 |
Vehículos autónomos Radar de vigilancia para uso militar Robótica |
Junio de 2018 |
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Formación de imágenes en un radar de apertura sintética (SAR) | El radar de apertura sintética (SAR) es una técnica utilizada en los radares modernos para adquirir imágenes de escena de alta resolución. Las FPGA Intel® están habilitando dicha tecnología incluso bajo estrictas restricciones de SWaP. | Formación de imágenes de retroproyección global Arquitectura de matriz eficiente y escalable Punto flotante en FPGA FPGA Intel® Stratix® 10 |
Radar de apertura sintética (SAR) Sonar de apertura sintética (SAS) |
Abril de 2018 |
La segmentación semántica se utiliza en una variedad de aplicaciones robóticas de navegación automática. El uso consiste en clasificar el tipo de objeto al que pertenece cada píxel de la imagen. Este ejemplo muestra la detección y segmentación de casas a partir de imágenes aéreas. |
Mini demostración de segmentación semántica basada en U-Net Kit de desarrollo de FPGA Intel® Arria® 10 Conjunto de datos SpaceNet Intel Distribution of OpenVINO toolkit |
Aprendizaje profundo Materiales de venta de Vigilancia optica Imagen de satélite |
Abril de 2018 |
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El ejemplo de diseño de memoria RF digital monobit demuestra el uso de transceptores Intel® FPGA integrados de alta velocidad como una etapa de front-end de banda ancha. |
Receptor/transmisor monobit Ancho de banda instantáneo de 12,5 GHz Interpolación de colores digital Canalizador digital FPGA Intel® Stratix® 10 |
Contramedidas electrónicas Inteligencia de señales (COMINT / ELINT) Sistemas de comunicación |
Marzo de 2017 |
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El ejemplo de diseño de seguridad basada en particiones demuestra una forma segura de asignación de claves de seguridad a múltiples regiones parciales cifradas en Intel® FPGA. |
Reconfiguración parcial segura (PR) Soporte simultáneo para la tecla programable de un solo uso (OTP) y la tecla respaldada por batería Herramienta de seguridad Qcrypt Configuración de PR desde un flash EPCQ Kit de desarrollo de FPGA Intel® Arria® 10 con sistema integrado en chip |
Centro de datos / tenencia múltiple Automotores Placas de productos comerciales (COTS) de comunicaciones seguras Aplicaciones que requieren seguridad de múltiples niveles |
Marzo de 2017 |
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Doppler de pulso | Este ejemplo de diseño demuestra el procesamiento Doppler de pulso. En una aplicación de radar típica, existe el requisito de calcular e identificar las frecuencias Doppler. Esto se hace calculando FFT a través de múltiples pulsos de radar coherentes. Debido al patrón inherente de escritura / lectura de las memorias dinámicas, la operación de giro en esquina es ineficaz. Este diseño muestra cómo mitigar el cuello de botella de desempeño como resultado de superar las dificultades y comenzar a mejorar. |
Implementación eficiente para superar las dificultades y comenzar a mejorar Punto fijo y punto flotante Ejemplo FFT para Doppler de pulso |
Contramedidas electrónicas Radar |
Octubre de 2016 |
Este diseño de referencia incluye la generación de una señal de ruido gaussiano de banda ancha utilizando un enfoque polifásico. El procesamiento de la señal subsiguiente le permite ingresar solo las bandas espectrales deseadas con una magnitud definida personalizada para cada banda. | Fuente de ruido gaussiano de banda ancha - 2,5 GHz Bancos de filtros digitales Resolución espectral fina < 2,5 MHz Control dinámico de banda y magnitud Procesamiento de punto flotante en FPGA FPGA Intel® Arria® 10 AD9162 - Convertidor digital a analógico (DAC) 5GSPS con interfaz JESD204B |
Contramedidas electrónicas Radar Sistemas de comunicación Simulaciones aceleradas por hardware |
Junio de 2016 | |
La demostración de formación de haces de FFT genera múltiples haces simultáneamente para el filtrado espacial. Esto se traduce en un mejor desempeño, que es un requisito esencial para los sistemas en tiempo real. |
IP de FFT de frecuencia de super muestra programable Matriz lineal de focalización de formación de haz FFT Matriz plana de focalización de formación de haz FFT |
Radar Radiología Radioastronomía |
Abril de 2016 |
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El ejemplo de diseño de Solucionador de descomposición QR es una implementación parametrizable diseñada para resolver varios tamaños de matriz. El algoritmo basado en QR tiene una buena estabilidad numérica y puede resolver sistemas de ecuaciones rectangulares sobredeterminadas. El algoritmo es uno de los primeros diseños complejos de referencia de punto flotante que destaca la viabilidad y el desempeño de la IP de punto flotante en FPGA. |
Solucionador de sistemas de ecuaciones lineales IP parametrizable y escalable Aceleración de la capacidad de proceso Eficiencia energética Punto flotante |
Algoritmo STAP de radar y sonar Formador de haz adaptativo Computación científica Filtrado adaptativo |
Abril de 2014 |
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El filtro de Kalman extendido (EKF) se implementa en el Cyclone® V SoC. Utiliza de manera eficiente una arquitectura híbrida, donde una parte del algoritmo se descarga a la estructura FPGA para aumentar el desempeño general del sistema y descargar el procesador Arm*. | IP del coprocesador de matriz Duplica el desempeño del sistema de la CP † Huella de FPGA compacta Sistema integrado en chip Cyclone® V |
Radar y sonar Orientación y navegación Sensores de navegación inerciales Fusión de sensores Control de motores |
Febrero de 2014 |
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Solucionador lineal con descomposición Cholesky | El ejemplo de diseño del solucionador de descomposición Cholesky es una implementación parametrizable diseñada para resolver varios tamaños de matriz. El algoritmo basado en Cholesky puede resolver casos privados de sistemas de ecuaciones cuadradas, de una manera más eficiente que otros algoritmos como QR. El algoritmo es uno de los primeros ejemplos complejos de diseño de punto flotante que destaca la viabilidad y el desempeño de IP de punto flotante en FPGA. |
Solucionador de sistemas de ecuaciones lineales IP parametrizable y escalable Aceleración de la capacidad de proceso Eficiencia energética Punto flotante |
Algoritmo STAP de radar y sonar Formador de haz adaptativo Computación científica Filtrado adaptativo |
Febrero de 2014 |
El ejemplo de diseño de Formación de haz digital de retraso se implementa en el kit de desarrollo Stratix V DSP. El retardo de tiempo real se logra mediante un filtro de retardo fraccional con resolución fina arbitraria. El ejemplo de diseño cubre un sistema de radar de impulsos de transmisión y recepción simple pero completo con 32 elementos de matriz en fase. |
Formación de haz de banda ancha Ángulo de dirección arbitrario Diseño escalable |
Matriz activa escaneada electrónicamente (AESA) Radar, sonar Radiotelescopio de matriz en fase Contramedidas electrónicas |
Febrero de 2014 |
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En un radar de impulsos típico, la compresión de impulsos correlaciona la señal recibida con una forma de onda conocida para aumentar la resolución de rango y la SNR. Este ejemplo de diseño demuestra la compresión de pulsos con la técnica Overlap-and-Save. | Aumento de la resolución del alcance del radar de pulso Incrementar la SNR de detección Convolución rápida basada en FFT |
Contramedidas electrónicas Radar |
Diciembre de 2013 |
Archivo de video
Segmentación semántica de SpaceNet *
Segmentación de imágenes satelitales para clasificar el tipo de objeto al que pertenece cada píxel de la imagen. Este ejemplo muestra la detección y segmentación de viviendas a partir de imágenes aéreas implementadas en FPGAs Intel®.
Diseño basado en modelos
El Generador de DSP para dispositivos FPGA Intel® es una herramienta basada en modelos para sintetizar bloques de procesamiento de DSP e IP en FPGA. Este video muestra el típico flujo de diseño de DSP y cómo el flujo basado en el Generador de DSP ofrece una gran mejora de la productividad para los diseñadores de sistemas.
Clasificación de forma de onda de radar
Una de las tareas habituales en las aplicaciones de defensa es extraer parámetros y clasificar formas de onda. En este video mostraremos cómo se utilizó la FPGA Intel® para realizar la clasificación de objetos en un radar mediante retornos de señal microDoppler.