La especificación de la interfaz de bajo recuento de pines (LPC) para E/S heredada ha facilitado la transición de la industria a sistemas sin ISA. Las mejoras clave de la revisión 1.1 de la especificación de la interfaz de LPC es la inclusión de ciclos de memoria de firmware y el agregado de capacidades de lectura de multibytes.

La interfaz de LPC permite que los componentes de la motherboard de E/S heredada, habitualmente integrados en un chip de súper E/S, migren del bus de ISA/X-a la interfaz de LPC, conservando a la vez toda la compatibilidad de software. La especificación de LPC ofrece varias ventajas clave con respecto al bus de ISA/X, para un diseño más asequible con una cantidad reducida de pines. La especificación de la interfaz de LPC es transparente en cuanto a software para las funciones de E/S y es compatible con las aplicaciones y los dispositivos periféricos existentes.

La Especificación de la interfaz de LPC describe las transacciones de memoria, E/S y DMA. A diferencia de ISA, que se ejecuta a 8 MHz, utilizará el reloj de PCI de 33 MHz y tendrá compatibilidad con procesos de piezas más avanzadas. Los diseñadores de equipos portátiles también se beneficiarán con la cantidad reducida de pines porque utiliza menos espacio y energía y tiene más eficiencia energética. Se puede descargar a continuación la revisión 1.1 de la especificación de la interfaz de LPC y un acuerdo recíproco asociado de licencia de patente libre de regalías.

Especificación de la interfaz de bajo recuento de pines de chipsets Intel®